JPH0350420B2 - - Google Patents
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路（以下ICという）の製造方
法に係り、更に具体的に云うと、ICチツプ上の
半導体デバイスの下方に埋設したフイールド・シ
ールドを有する半導体構造体の製造方法に係る。
法に係り、更に具体的に云うと、ICチツプ上の
半導体デバイスの下方に埋設したフイールド・シ
ールドを有する半導体構造体の製造方法に係る。
デバイスは小さい面積のチツプ上に多数のデバ
イスを設けるべくIC上に高密度に実装すべきで
ある。更に、デバイスはICが高いスループツト
を呈する様に高速でなければならない。従来技術
に於いては、デバイス間及びデバイス及び基板間
の漂遊容量によつて速度が制限される。
USP4388121及びUSP4317690の各明細書に示さ
れる様に、２個の別個の素子が同じ表面領域を占
め、それらの間の相互結線はその表面に敷像され
ない様に多層構造体を用いる事によつて面積を小
さくする試みがなされてきた。しかしながらこの
方法では層間に容量が生じる。更に、これらのデ
バイスは通常半導体基板上に設けるので、基板と
の間の容量を回避し難い。或る場合には、ダイナ
ミツク・メモリ・セルに於ける様に大きな容量が
必要とされる事に注目されたい。もしもメモリ・
セルの面積あたりの容量を増す事ができるなら
ば、メモリ・セルの総面積を小さくする事がで
き、結果として高いチツプ密度が得られる。面積
の小さなメモリ・セルに於いて大きな容量を用い
る事により呈せられる他の利点はアルフア粒子に
対して抵抗力がある事である。以上から明らかな
様に同じICに於いて低容量の領域と高容量の領
域とが同時に必要である。
イスを設けるべくIC上に高密度に実装すべきで
ある。更に、デバイスはICが高いスループツト
を呈する様に高速でなければならない。従来技術
に於いては、デバイス間及びデバイス及び基板間
の漂遊容量によつて速度が制限される。
USP4388121及びUSP4317690の各明細書に示さ
れる様に、２個の別個の素子が同じ表面領域を占
め、それらの間の相互結線はその表面に敷像され
ない様に多層構造体を用いる事によつて面積を小
さくする試みがなされてきた。しかしながらこの
方法では層間に容量が生じる。更に、これらのデ
バイスは通常半導体基板上に設けるので、基板と
の間の容量を回避し難い。或る場合には、ダイナ
ミツク・メモリ・セルに於ける様に大きな容量が
必要とされる事に注目されたい。もしもメモリ・
セルの面積あたりの容量を増す事ができるなら
ば、メモリ・セルの総面積を小さくする事がで
き、結果として高いチツプ密度が得られる。面積
の小さなメモリ・セルに於いて大きな容量を用い
る事により呈せられる他の利点はアルフア粒子に
対して抵抗力がある事である。以上から明らかな
様に同じICに於いて低容量の領域と高容量の領
域とが同時に必要である。
基板容量を回避する１つの技術としてシリコ
ン・オン・サフアイアの技術（SOS）がある。
SOSに於いては絶縁性のサフアイア基板の上にシ
リコンの層を成長させる。結果として基板容量は
無視できる。しかしながら、SOSでは相当大きな
表面積を必要とする傾向がみられ、多層SOSデバ
イスは一般的でない。
ン・オン・サフアイアの技術（SOS）がある。
SOSに於いては絶縁性のサフアイア基板の上にシ
リコンの層を成長させる。結果として基板容量は
無視できる。しかしながら、SOSでは相当大きな
表面積を必要とする傾向がみられ、多層SOSデバ
イスは一般的でない。
SOSの変形例としてSiO2の層の上面にシリコ
ン層が形成されるシリコン・オン・インシユレー
タの技術（SOI）がある。
ン層が形成されるシリコン・オン・インシユレー
タの技術（SOI）がある。
本発明の目的は高密度のIC並びにそれを製造
するための方法を提供する事にある。
するための方法を提供する事にある。
本発明の他の目的はICチツプ上に多層デバイ
スを形成する方法を提供する事にある。
スを形成する方法を提供する事にある。
本発明の更に他の目的は同じICチツプに高容
量領域と低容量領域とを設ける方法を提供する事
にある。
量領域と低容量領域とを設ける方法を提供する事
にある。
本発明に於いては、SOI ICにおけるエピタキ
シヤル領域から薄い誘電層によつて分離した埋設
導電フイールド・シールドが用いられる。シー
ド・ウエハ（種ウエハ）上にエピタキシヤル層を
成長させ、エピタキシヤル層上に導電性シールド
を付着させる。次に厚い石英の層を付着させる。
石英はメカニカル基板に対して機械的に結合され
る。最初に用いたシード・ウエハを除去して、
ICを画成するためのエピタキシヤル層を露出さ
せる。フイールド・シールドはエピタキシヤル層
の下に位置しており、高容量素子のため、埋設し
た敷線のため並びに石英からの移動しやすいイオ
ンのマイグレーシヨンに対してエピタキシヤル層
をシールドするために用いる事ができる。
シヤル領域から薄い誘電層によつて分離した埋設
導電フイールド・シールドが用いられる。シー
ド・ウエハ（種ウエハ）上にエピタキシヤル層を
成長させ、エピタキシヤル層上に導電性シールド
を付着させる。次に厚い石英の層を付着させる。
石英はメカニカル基板に対して機械的に結合され
る。最初に用いたシード・ウエハを除去して、
ICを画成するためのエピタキシヤル層を露出さ
せる。フイールド・シールドはエピタキシヤル層
の下に位置しており、高容量素子のため、埋設し
た敷線のため並びに石英からの移動しやすいイオ
ンのマイグレーシヨンに対してエピタキシヤル層
をシールドするために用いる事ができる。
〔実施例〕
本発明はICに於いて埋設フイールド・シール
ドを形成する簡単な方法を提供する。埋設フイー
ルド・シールドはICチツプにおける半導体領域
の下に配置される薄い導電性の層であつて、薄い
誘電層によつて半導体領域から分離されている。
埋設したフイールド・シールドは例えばメモリ・
セルに用いる事ができ、所要の表面積を増す事な
く能動デバイスの下に付加的な誘電層容量を形成
する。本発明の方法は、半導体材料に於いて埋設
した絶縁層を形成するための最近開発された技術
に依存する。この方法はUSP3595719及び
USP3959045の明細書に開示される技術に基づく
ものである。２つのウエハのボンデイングに関す
る他の文献としては、USP3332137、
USP4384899、USP4389276等の明細書がある。
ドを形成する簡単な方法を提供する。埋設フイー
ルド・シールドはICチツプにおける半導体領域
の下に配置される薄い導電性の層であつて、薄い
誘電層によつて半導体領域から分離されている。
埋設したフイールド・シールドは例えばメモリ・
セルに用いる事ができ、所要の表面積を増す事な
く能動デバイスの下に付加的な誘電層容量を形成
する。本発明の方法は、半導体材料に於いて埋設
した絶縁層を形成するための最近開発された技術
に依存する。この方法はUSP3595719及び
USP3959045の明細書に開示される技術に基づく
ものである。２つのウエハのボンデイングに関す
る他の文献としては、USP3332137、
USP4384899、USP4389276等の明細書がある。
念のため従来技術を第２図ないし第４図を参照
しながら説明する。第２図のシード・ウエハ２０
は（100）シリコンウエハ２２から作られる。ウ
エハ２２は例えばP+ドーピングされているもの
とする。
しながら説明する。第２図のシード・ウエハ２０
は（100）シリコンウエハ２２から作られる。ウ
エハ２２は例えばP+ドーピングされているもの
とする。
シリコン・ウエハ２２の上にシリコンのエピタ
キシヤル層２４を成長させる。次にホウ素の豊富
な石英を付着する事によつてエピタキシヤル層２
４の上に絶縁層２６を形成する。この石英（誘電
性の接合材料はシリコンの熱膨張係数と整合する
ポロシリケート・ガラスであつてもよい。
キシヤル層２４を成長させる。次にホウ素の豊富
な石英を付着する事によつてエピタキシヤル層２
４の上に絶縁層２６を形成する。この石英（誘電
性の接合材料はシリコンの熱膨張係数と整合する
ポロシリケート・ガラスであつてもよい。
第３図に示す様に、絶縁層２６がシリコン基板
ウエハ２８に隣接するようにシード・ウエハ２０
をシリコン基板２８の上に配置する。次に、上記
のUSP3595719に開示される方法に従つて、２つ
のウエハ２０及び２８を陽極処理（電圧印加処
理）によつて結合する。この結合により２つのウ
エハ２０及び２８間に確実なハーメチツク・シー
ルが呈せられる。
ウエハ２８に隣接するようにシード・ウエハ２０
をシリコン基板２８の上に配置する。次に、上記
のUSP3595719に開示される方法に従つて、２つ
のウエハ２０及び２８を陽極処理（電圧印加処
理）によつて結合する。この結合により２つのウ
エハ２０及び２８間に確実なハーメチツク・シー
ルが呈せられる。
次に結合したウエハ２０及び２８はシリコン・
ウエハ２２の部分を除去し、第４図の構造体を得
るために浸漬エツチングされる。この構造体は絶
縁層２６によつてシリコン基板２８から分離され
たエピタキシヤル層２４を有している。本発明の
目的はその絶縁層２６の下に素子を画成する方法
を提供し、層２６の部分をフイールド・バリヤと
して用いる事にある。もしも陽極処理結合の前に
素子がシリコン基板２８内に於いて画成されたと
すると、第４図の構造体のエピタキシヤル表面に
は何等特徴部分が施こされていないので、それら
の素子に対する整合が困難である点に注目された
い。
ウエハ２２の部分を除去し、第４図の構造体を得
るために浸漬エツチングされる。この構造体は絶
縁層２６によつてシリコン基板２８から分離され
たエピタキシヤル層２４を有している。本発明の
目的はその絶縁層２６の下に素子を画成する方法
を提供し、層２６の部分をフイールド・バリヤと
して用いる事にある。もしも陽極処理結合の前に
素子がシリコン基板２８内に於いて画成されたと
すると、第４図の構造体のエピタキシヤル表面に
は何等特徴部分が施こされていないので、それら
の素子に対する整合が困難である点に注目された
い。
ICの製造に於いて、通常ウエハは多数のダイ
スを含んでいる。ウエハ３２上の１つのダイス３
０を第５図に示す。そのダイスは２次元の矩形の
密接してパツクした構造に配列されている。しか
しながら、各ダイス３０のまわりにはいわゆるカ
ーフ（kerf）領域３４があり、ウエハの形成が完
了すると、ダイス３０の間のカーフ領域３４に切
断刃があてられ、カーフ領域３４が破壊される事
によつてダイスが分離される。本発明の一実施例
に於いては、半導体製造の異なるレベル間の適切
な位置合せを可能にするためにカーフ領域３４に
整合ないし整列マークを設ける。代替案として、
ウエハ３２の周辺領域に整列マークを設ける事も
可能である。整列マークを設ける事が本発明の実
施例に於ける初期段階の１つである。
スを含んでいる。ウエハ３２上の１つのダイス３
０を第５図に示す。そのダイスは２次元の矩形の
密接してパツクした構造に配列されている。しか
しながら、各ダイス３０のまわりにはいわゆるカ
ーフ（kerf）領域３４があり、ウエハの形成が完
了すると、ダイス３０の間のカーフ領域３４に切
断刃があてられ、カーフ領域３４が破壊される事
によつてダイスが分離される。本発明の一実施例
に於いては、半導体製造の異なるレベル間の適切
な位置合せを可能にするためにカーフ領域３４に
整合ないし整列マークを設ける。代替案として、
ウエハ３２の周辺領域に整列マークを設ける事も
可能である。整列マークを設ける事が本発明の実
施例に於ける初期段階の１つである。
本発明の第１実施例に於けるプロセスはn-も
しくはp-にドープされ、露出した（100）面を有
する、クリーニング処理した標準的なシリコン・
ウエハ３６に対して行なわれる。ウエハ３６は酸
化物もしくはSi3N4の様な背面保護層３８を有す
る。ウエハ３６の前面に拡散マスク酸化物を成長
させる。この酸化物に、フオトレジスト・マスキ
ング工程によつて小さいブロツキング酸化物領域
４０，４２及び４４が残る様に開口が設けられ
る。酸化物領域４０−４４は第７図に示す整列マ
スクとなる。図示したパターンは５個のマークで
あるが、他のパターンを用いる事も勿論可能であ
る。全ての整列マークは所定のカーフ領域３４か
もしくはウエハの周辺に設けられるべきである。
ICをうるために複数の組の整列マークが必要で
あるが、各ダイス３０に隣接して設ける必要はな
い。次いで、第８図に示す様に、複数の領域４
６，４８，５０及び５２からなる高精度エツチン
グ停止領域（以下ストツプ領域という）を設ける
ためにP+ホウ素の付着及び拡散を実施する。P+
ドーピング濃度は５×1019／cm3以上である。スト
ツプ領域４６はダイス３０の相当大きな領域を占
めている。
しくはp-にドープされ、露出した（100）面を有
する、クリーニング処理した標準的なシリコン・
ウエハ３６に対して行なわれる。ウエハ３６は酸
化物もしくはSi3N4の様な背面保護層３８を有す
る。ウエハ３６の前面に拡散マスク酸化物を成長
させる。この酸化物に、フオトレジスト・マスキ
ング工程によつて小さいブロツキング酸化物領域
４０，４２及び４４が残る様に開口が設けられ
る。酸化物領域４０−４４は第７図に示す整列マ
スクとなる。図示したパターンは５個のマークで
あるが、他のパターンを用いる事も勿論可能であ
る。全ての整列マークは所定のカーフ領域３４か
もしくはウエハの周辺に設けられるべきである。
ICをうるために複数の組の整列マークが必要で
あるが、各ダイス３０に隣接して設ける必要はな
い。次いで、第８図に示す様に、複数の領域４
６，４８，５０及び５２からなる高精度エツチン
グ停止領域（以下ストツプ領域という）を設ける
ためにP+ホウ素の付着及び拡散を実施する。P+
ドーピング濃度は５×1019／cm3以上である。スト
ツプ領域４６はダイス３０の相当大きな領域を占
めている。
次に上面のブロツキング酸化物領域４０−４４
を除去し、第８図に示す様にシリコン・ウエハ３
６及びストツプ領域４６−５２の上にｎ型エピタ
キシヤル層５４を成長させる。
を除去し、第８図に示す様にシリコン・ウエハ３
６及びストツプ領域４６−５２の上にｎ型エピタ
キシヤル層５４を成長させる。
エピタキシヤル層５４の上に標準のn+エミツ
タ層５６を形成する。エミツタ層５６は全体的に
拡散して設けてもよいし、層５４にイオン注入す
る事によつて形成してもよい。所望ならば、エミ
ツタ層５６に於いて、第７図に示す整列マークを
用いて更に他のデバイスを画成するめに個々の領
域が形成される様にマスクを設けてもよい。
タ層５６を形成する。エミツタ層５６は全体的に
拡散して設けてもよいし、層５４にイオン注入す
る事によつて形成してもよい。所望ならば、エミ
ツタ層５６に於いて、第７図に示す整列マークを
用いて更に他のデバイスを画成するめに個々の領
域が形成される様にマスクを設けてもよい。
次に、第９図に示す様にエミツタ領域５６の表
面上に薄いゲート誘電層５８を成長させるか、付
着させる。誘電層５８の厚さは任意である。薄い
層だと高い容量が得られるが、現在の技術による
と欠陥を回避するために5nmの最小厚さが必要で
ある。その組成も任意であるが、シリコンに対し
て十分な付着力を呈するものが必要である。
SiO2の誘電層５８を用いる事ができるが、付着
性を呈するためのSiO2の薄層とより厚いSi3N4層
を組合せたものを用いる事もできる。第７図の整
列マークは埋設されるが、上におおう層を通して
見る事ができる。第９図に示す構造体をうるため
にこれらの整列マークを用いて、標準のフオトリ
ソグラフ技術によつてゲート誘電層５８をパター
ン化する。誘電層５８のパターン化によつて開口
６０及び６２が得られる。これらの開口は後の工
程で成長させるフイールド・シールドに対する接
点部を画成する。第９図には、短かい断面線−
よりもより長い断面線−に沿つたダイス３
０の領域の大きな部分が含まれている事に注目さ
れたい。第９図は開口６０及び６２が整列マーク
を画成するストツプ領域４８−５２と一線をなす
様に示されているが、開口６０及び６２は任意の
数でよく、しかもカーフ領域３４内の整列マーク
の位置から独立してダイス３０の領域内の任意の
位置に設ける事ができる。
面上に薄いゲート誘電層５８を成長させるか、付
着させる。誘電層５８の厚さは任意である。薄い
層だと高い容量が得られるが、現在の技術による
と欠陥を回避するために5nmの最小厚さが必要で
ある。その組成も任意であるが、シリコンに対し
て十分な付着力を呈するものが必要である。
SiO2の誘電層５８を用いる事ができるが、付着
性を呈するためのSiO2の薄層とより厚いSi3N4層
を組合せたものを用いる事もできる。第７図の整
列マークは埋設されるが、上におおう層を通して
見る事ができる。第９図に示す構造体をうるため
にこれらの整列マークを用いて、標準のフオトリ
ソグラフ技術によつてゲート誘電層５８をパター
ン化する。誘電層５８のパターン化によつて開口
６０及び６２が得られる。これらの開口は後の工
程で成長させるフイールド・シールドに対する接
点部を画成する。第９図には、短かい断面線−
よりもより長い断面線−に沿つたダイス３
０の領域の大きな部分が含まれている事に注目さ
れたい。第９図は開口６０及び６２が整列マーク
を画成するストツプ領域４８−５２と一線をなす
様に示されているが、開口６０及び６２は任意の
数でよく、しかもカーフ領域３４内の整列マーク
の位置から独立してダイス３０の領域内の任意の
位置に設ける事ができる。
第９図に示す実施例において、誘電層５８は一
定の厚さのものが用いられている。しかしなが
ら、ICの一部のみを高容量とし他の部分（フイ
ールド・シールドがキヤパシタとして用いられず
敷線もしくは可動イオンに対するシールドのため
に用いられる部分）に於いて低い容量が必要とさ
れるならば、層５８を異つた厚さを有する様にパ
ターン化しうる。
定の厚さのものが用いられている。しかしなが
ら、ICの一部のみを高容量とし他の部分（フイ
ールド・シールドがキヤパシタとして用いられず
敷線もしくは可動イオンに対するシールドのため
に用いられる部分）に於いて低い容量が必要とさ
れるならば、層５８を異つた厚さを有する様にパ
ターン化しうる。
次にドープしたポリシリコンもしくはシリサイ
ドあるいは他の導体をゲート誘電層５８の上へ付
着し、第１０図に示す様にフオトリソグラフによ
つてフイールド・シールド６４を形成する。一実
施例に於いて、フイールド・シールド６４はダイ
スの面積の大きな部分の上に設けてほぼIC全体
のフイールド・シールドが形成される。他の実施
例に於いては、フイールド・シールド６４は埋設
された敷線として用いられ、従つてパターンは複
雑となる。
ドあるいは他の導体をゲート誘電層５８の上へ付
着し、第１０図に示す様にフオトリソグラフによ
つてフイールド・シールド６４を形成する。一実
施例に於いて、フイールド・シールド６４はダイ
スの面積の大きな部分の上に設けてほぼIC全体
のフイールド・シールドが形成される。他の実施
例に於いては、フイールド・シールド６４は埋設
された敷線として用いられ、従つてパターンは複
雑となる。
シード・ウエハの調製のための最終ステツプに
於いて、ゲート誘電体層５８′及びフイールド・
シールド層６４の上に絶縁SOI層６６を付着させ
る。SOI絶縁層６６は、スパツタリングもしくは
CVDを用いて全面に付着されたホウ素の豊富な
ガダスであるべきである。その様な接合材料の一
例として石英がある。厚い石英層６６は或る限度
まで表面を平担化する傾向を示す事に注目された
い。石英はシリコンの熱膨張係数と適合すべきで
ある。この条件は17％のホウ素を混入する事によ
つて満足される。リンの豊富なガラスもしくはリ
ン及びホウ素の組合せを用いる事ができるが、熱
的な適合のためにリンの含有量をより多くする事
が必要である。誘電体と半導体との間の界面の劣
化の故にナトリウムは用いるべきでない。石英の
厚さは基板に対する容量を最小にするために５−
10μｍの範囲にあるべきである。背面の保護層３
８はこの時点に於いて除去する。第１０図の構造
体は第２図のシード・ウエハ２０と類似のSOI製
造に用いる完成したシード・ウエハである。
於いて、ゲート誘電体層５８′及びフイールド・
シールド層６４の上に絶縁SOI層６６を付着させ
る。SOI絶縁層６６は、スパツタリングもしくは
CVDを用いて全面に付着されたホウ素の豊富な
ガダスであるべきである。その様な接合材料の一
例として石英がある。厚い石英層６６は或る限度
まで表面を平担化する傾向を示す事に注目された
い。石英はシリコンの熱膨張係数と適合すべきで
ある。この条件は17％のホウ素を混入する事によ
つて満足される。リンの豊富なガラスもしくはリ
ン及びホウ素の組合せを用いる事ができるが、熱
的な適合のためにリンの含有量をより多くする事
が必要である。誘電体と半導体との間の界面の劣
化の故にナトリウムは用いるべきでない。石英の
厚さは基板に対する容量を最小にするために５−
10μｍの範囲にあるべきである。背面の保護層３
８はこの時点に於いて除去する。第１０図の構造
体は第２図のシード・ウエハ２０と類似のSOI製
造に用いる完成したシード・ウエハである。
次いで、第１０図のシード基板を第１１図に示
す様に機械的支持基板６８へ陽極処理によつて結
合（anodic bonding）する。基板６８は結晶性
シリコンのウエハを用いうる。7μｍの厚さの石
英層のための結合電圧は36−50Vの範囲である。
この結合工程に於いては説明すべきいくつかの重
要な点がある。フイールド・シールド６４は結合
工程中はシールド基板３６と同電位であつて、こ
れによつて薄い絶縁ゲート誘電体５８に於いて静
電界の生じる事が阻止される。フイールド・シー
ルド６４に於けるポリシリコンもしくは他の材料
は、ホウ素の豊富な石英６６からフイールド・シ
ールド６４の下の薄い誘電性の領域５８内へマイ
グレートする可動イオンに対する拡散バリヤとな
る。これらの可動イオンはダイスの領域に於いて
形成したデバイスの動作に問題を生じる。フイー
ルド・シールド６４はその電気的特性のために用
いられるでけでなく、石英６６からの可動イオン
のマイグレーシヨンに対する拡散バリヤとして用
いられるのである。
す様に機械的支持基板６８へ陽極処理によつて結
合（anodic bonding）する。基板６８は結晶性
シリコンのウエハを用いうる。7μｍの厚さの石
英層のための結合電圧は36−50Vの範囲である。
この結合工程に於いては説明すべきいくつかの重
要な点がある。フイールド・シールド６４は結合
工程中はシールド基板３６と同電位であつて、こ
れによつて薄い絶縁ゲート誘電体５８に於いて静
電界の生じる事が阻止される。フイールド・シー
ルド６４に於けるポリシリコンもしくは他の材料
は、ホウ素の豊富な石英６６からフイールド・シ
ールド６４の下の薄い誘電性の領域５８内へマイ
グレートする可動イオンに対する拡散バリヤとな
る。これらの可動イオンはダイスの領域に於いて
形成したデバイスの動作に問題を生じる。フイー
ルド・シールド６４はその電気的特性のために用
いられるでけでなく、石英６６からの可動イオン
のマイグレーシヨンに対する拡散バリヤとして用
いられるのである。
ポリシリコン・フイールド・シールドが薄い絶
縁ゲート層５８を保護しない領域は、エピタキシ
ヤル層５４の上部にあるn+ストツプ層５６によ
つて反転しない様に保護される。
縁ゲート層５８を保護しない領域は、エピタキシ
ヤル層５４の上部にあるn+ストツプ層５６によ
つて反転しない様に保護される。
第１０図に示す石英の表面の非均一性は陽極処
理結合に於いては大きな問題ではない。アルミニ
ウムの敷線パターンの上において実際に陽極処理
結合が実施されており、その成功例がアイ・イ
ー・イー・イー・トランズアクシヨンズ・オン・
エレクトロン・デバイセズ（IEEE
Transactions on Electron Devices）Vol.ED−
26、No.12、1979の第1911頁等に報告されている。
陽極処理結合の初期に於いて大きなエネルギ密度
のパルスを用いる事によつて、石英の平坦でない
部分が微視的な再容融状態を呈するための560゜の
温度まで局所的な結合個所の温度が上昇する事が
示唆されている。しかしながら、本発明者は局所
的に高い圧力を加える事によつて結合界面に於け
る突出部まわりの石英の粘度が一時的に低下する
ものと考える。
理結合に於いては大きな問題ではない。アルミニ
ウムの敷線パターンの上において実際に陽極処理
結合が実施されており、その成功例がアイ・イ
ー・イー・イー・トランズアクシヨンズ・オン・
エレクトロン・デバイセズ（IEEE
Transactions on Electron Devices）Vol.ED−
26、No.12、1979の第1911頁等に報告されている。
陽極処理結合の初期に於いて大きなエネルギ密度
のパルスを用いる事によつて、石英の平坦でない
部分が微視的な再容融状態を呈するための560゜の
温度まで局所的な結合個所の温度が上昇する事が
示唆されている。しかしながら、本発明者は局所
的に高い圧力を加える事によつて結合界面に於け
る突出部まわりの石英の粘度が一時的に低下する
ものと考える。
石英６６と支持基板６８との間の界面に於いて
静電界及び微視的な溶融が生じ、これによつて
IEEE Spectrum（September1981）の第33頁に開
示されるBarthの論文に指摘されている様な問題
が回避される。この問題は陽極処理結合によつて
生じる静電的な放電によつて半導体に損傷をうけ
る可能性があるという問題である。シード・ウエ
ハのエピタキシヤル層５４は界面７０に於ける結
合プロセスが行なわれる場所からずつと離れた場
所で除去される。結合プロセスに於いて電気的な
表面特性の劣化を被るのは機械的な基板６８であ
つて、シード・ウエハのシリコン基板３６もしく
はそのエピタキシヤル層５４ではない。
静電界及び微視的な溶融が生じ、これによつて
IEEE Spectrum（September1981）の第33頁に開
示されるBarthの論文に指摘されている様な問題
が回避される。この問題は陽極処理結合によつて
生じる静電的な放電によつて半導体に損傷をうけ
る可能性があるという問題である。シード・ウエ
ハのエピタキシヤル層５４は界面７０に於ける結
合プロセスが行なわれる場所からずつと離れた場
所で除去される。結合プロセスに於いて電気的な
表面特性の劣化を被るのは機械的な基板６８であ
つて、シード・ウエハのシリコン基板３６もしく
はそのエピタキシヤル層５４ではない。
次に第１１図の結合したウエハ対を例えば
EDP（エチレン・ジアミン・ピロカテコール）の
様な異方性エツチング剤を用いて浸漬エツチング
し、エツチ・バツクと称せられるプロセスによつ
てP+ゲート・エツチング・ストツプ領域４６ま
でシード・ウエハにおけるシリコン全部を除去す
る。このエツチ・バツク・プロセスの間、支持基
板の背面は酸化物で保護しなければならない事に
注意されたい。エツチングをより敏速にするため
に、エツチングの大部分をカセイ溶液で行ない、
最終的な異方性エツチングをEDPによつて実施
する。EDPエツチ・バツクは、EDPが1019／cm3以
下のドーピング濃度のシリコンは容易にエツチン
グするが、５×1019／cm3以上のドーピング濃度を
有するP+エツチ・ストツプ領域のエツチングに
は有効でないという性質を用いたものである。生
成された構造体を第１２図に示す。ウエハは第１
１図の状態に対して上下逆様になつた状態で示さ
れている。しかしながら、整列マークの近辺に於
いては、エツチング・ストツプ領域４６−５２が
連続してないので、その領域に於いてエピタキシ
ヤル層５４の内部へエツチングが進行し、ピラミ
ツド状の部分（以下ピラミツドという）７０及び
７２ができる。ピラミツド７０を第１３図に拡大
して示す。異方性エツチングによつて、ピラミツ
ド７０の側面は54.7゜の角度の傾斜面となる。し
かしながら、エツチングは誘電層５８との界面に
於いてストツプし、ウエハが通常の時間を超過し
てエツチング浴内に浸漬されても付加的なアンダ
ーカツトは生じない。ピラミツド７０及び７２も
しくはこれらの間の谷部が、P+エツチング・ス
トツプ層４６の特徴部分のない表面に対する整列
マークとなる。ピラミツド７０及び７２は必然的
に誘電層５８もしくはフイールド・シールド６４
上に於いて予め画成されたパターンと整合する事
になる。
EDP（エチレン・ジアミン・ピロカテコール）の
様な異方性エツチング剤を用いて浸漬エツチング
し、エツチ・バツクと称せられるプロセスによつ
てP+ゲート・エツチング・ストツプ領域４６ま
でシード・ウエハにおけるシリコン全部を除去す
る。このエツチ・バツク・プロセスの間、支持基
板の背面は酸化物で保護しなければならない事に
注意されたい。エツチングをより敏速にするため
に、エツチングの大部分をカセイ溶液で行ない、
最終的な異方性エツチングをEDPによつて実施
する。EDPエツチ・バツクは、EDPが1019／cm3以
下のドーピング濃度のシリコンは容易にエツチン
グするが、５×1019／cm3以上のドーピング濃度を
有するP+エツチ・ストツプ領域のエツチングに
は有効でないという性質を用いたものである。生
成された構造体を第１２図に示す。ウエハは第１
１図の状態に対して上下逆様になつた状態で示さ
れている。しかしながら、整列マークの近辺に於
いては、エツチング・ストツプ領域４６−５２が
連続してないので、その領域に於いてエピタキシ
ヤル層５４の内部へエツチングが進行し、ピラミ
ツド状の部分（以下ピラミツドという）７０及び
７２ができる。ピラミツド７０を第１３図に拡大
して示す。異方性エツチングによつて、ピラミツ
ド７０の側面は54.7゜の角度の傾斜面となる。し
かしながら、エツチングは誘電層５８との界面に
於いてストツプし、ウエハが通常の時間を超過し
てエツチング浴内に浸漬されても付加的なアンダ
ーカツトは生じない。ピラミツド７０及び７２も
しくはこれらの間の谷部が、P+エツチング・ス
トツプ層４６の特徴部分のない表面に対する整列
マークとなる。ピラミツド７０及び７２は必然的
に誘電層５８もしくはフイールド・シールド６４
上に於いて予め画成されたパターンと整合する事
になる。
第１図の構造体が得られる様にHNA（フツ化
水素酸−硝酸−酢酸）のようなエツチング剤を
１：３：８の比率で用いてP+エツチング・スト
ツプ領域４６−５２を除去する。P+ゲート・エ
ツチング・ストツプ領域４６がエツチングの精確
な限度を画成する様に、或るドーパント濃度以上
のシリコンのみをエツチングするエツチング剤を
選択する。もしもエピタキシヤル層５４が第８図
に示した様に全ウエハ上にブランケツト状に設け
られるならば、最終的なエツチング段階に於い
て、第１図に示す様に、エピタキシヤル層５４の
下にピラミツド７０及び７２のアンダーカツト部
分ができる。一方、もしもn+層５６の付着が第
１４図に示す様に整列マークのまわりに於いてマ
スクされるならば、n+層５６のない整列凹部が
得られる。エツチング・ストツプ層４６に対する
HNAエツチングは全くn+層５６には達しないの
で、アンダーカツトが回避できる。このn+層５
６の付加的なマスクはダイス３０の領域内の理設
されたデバイスの製造のためにも用いる事ができ
る。整列マークはカーフ領域３４に現われるの
で、それらはダイシングの際に消滅し、どれだけ
埋設構造体に対する整合が達成されたかは示され
ない事に注目されたい。
水素酸−硝酸−酢酸）のようなエツチング剤を
１：３：８の比率で用いてP+エツチング・スト
ツプ領域４６−５２を除去する。P+ゲート・エ
ツチング・ストツプ領域４６がエツチングの精確
な限度を画成する様に、或るドーパント濃度以上
のシリコンのみをエツチングするエツチング剤を
選択する。もしもエピタキシヤル層５４が第８図
に示した様に全ウエハ上にブランケツト状に設け
られるならば、最終的なエツチング段階に於い
て、第１図に示す様に、エピタキシヤル層５４の
下にピラミツド７０及び７２のアンダーカツト部
分ができる。一方、もしもn+層５６の付着が第
１４図に示す様に整列マークのまわりに於いてマ
スクされるならば、n+層５６のない整列凹部が
得られる。エツチング・ストツプ層４６に対する
HNAエツチングは全くn+層５６には達しないの
で、アンダーカツトが回避できる。このn+層５
６の付加的なマスクはダイス３０の領域内の理設
されたデバイスの製造のためにも用いる事ができ
る。整列マークはカーフ領域３４に現われるの
で、それらはダイシングの際に消滅し、どれだけ
埋設構造体に対する整合が達成されたかは示され
ない事に注目されたい。
上記の方法によつてトランジスタを作つたが、
受け容れ難いような電流の漏洩を生じる事が発見
された。エツチング・ストツプ領域４６−５２が
３×1019／cm3以上のドーピング・レベルを有する
場合、その内部に於いて結晶のすべり（alip）が
生じる事が判定された。このすべり欠陥はエピタ
キシヤル層５４を通して伝播し、劣化が認められ
た。従つて、本発明の第２の実施例が異つたエツ
チング・ストツプ技術並びに背面整合のためのレ
ーザースクライブを用いて開発された。
受け容れ難いような電流の漏洩を生じる事が発見
された。エツチング・ストツプ領域４６−５２が
３×1019／cm3以上のドーピング・レベルを有する
場合、その内部に於いて結晶のすべり（alip）が
生じる事が判定された。このすべり欠陥はエピタ
キシヤル層５４を通して伝播し、劣化が認められ
た。従つて、本発明の第２の実施例が異つたエツ
チング・ストツプ技術並びに背面整合のためのレ
ーザースクライブを用いて開発された。
第２実施例に於ける製造工程は、第１５図に示
す濃密にドープしたP+シード基板８０を用いて
開始する。この基板上にn-エピタキシヤル層５
４を成長させる。この実施例に於いては明確なエ
ツチング・ストツプ領域は存在しないが、軽度に
ドープしたn-エピタキシヤル層５４と濃密にド
ープしたP+シード基板８０との間の界面８２が
後述するエツチング・ストツプ特性を呈する。次
いで第１実施例の様にn+エミツタ層５６及び薄
い誘電層５８を成長させる。
す濃密にドープしたP+シード基板８０を用いて
開始する。この基板上にn-エピタキシヤル層５
４を成長させる。この実施例に於いては明確なエ
ツチング・ストツプ領域は存在しないが、軽度に
ドープしたn-エピタキシヤル層５４と濃密にド
ープしたP+シード基板８０との間の界面８２が
後述するエツチング・ストツプ特性を呈する。次
いで第１実施例の様にn+エミツタ層５６及び薄
い誘電層５８を成長させる。
この時点に於いて誘電層５８上に整列マークを
設けるためにレーザを用いる。レーザ・スクライ
ブ技術の利点はスクライブしたマークが誘電層５
８の表面から少くともエピタキシヤル層５４を通
して移動し、よく前面と後面の位置合せができる
点にある。
設けるためにレーザを用いる。レーザ・スクライ
ブ技術の利点はスクライブしたマークが誘電層５
８の表面から少くともエピタキシヤル層５４を通
して移動し、よく前面と後面の位置合せができる
点にある。
例えばエミツタ層５６の画成を含む任意所望の
画成を行なうためにレーザでスクライブした整列
マークを用いて同様の手順によつてフイールド・
シールド６４及びホウ素の豊富な石英６６を形成
する。次に、シード基板８０を接地した状態で電
圧プローブ８４に電圧を印加する事によつて、シ
リコンの機械的支持基板６８を石英６６に対して
陽極処理結合する。
画成を行なうためにレーザでスクライブした整列
マークを用いて同様の手順によつてフイールド・
シールド６４及びホウ素の豊富な石英６６を形成
する。次に、シード基板８０を接地した状態で電
圧プローブ８４に電圧を印加する事によつて、シ
リコンの機械的支持基板６８を石英６６に対して
陽極処理結合する。
１：３：８の比率の前述のHNAを用いてシー
ド基板８０のエツチ・バツクを行なう。HNAは
等方性のエツチング剤であつて、濃密にドープし
たP+もしくはn+のシリコンをエツチングする。
しかしながら、HNAは1018／cm3以下にドープし
たシリコンを顕著にはエツチングしない。界面８
２に於けるP+／ｎ接合によつてエツチング・ス
トツプ特性が改善される。シリコンの支持基板６
８のエツチングを阻止するために、該基板の背面
をエツチ・バツク工程の間酸化物で保護する。し
かしながら、HNAはシリコン酸化物を或る程度
はエツチングする。従つて、エツチングを２つの
ステツプに分ける。エツチングの最初の主要部分
をカセイ溶液で行ない、エツチングの最終的な部
分をHNAで実施して精確なエツチング・ストツ
プ特性を呈せしめる。支持基板６８の酸化物保護
層のエツチングはその保護層を貫通する程には行
なわれない。エツチ・バツクを行つた後の構造体
を第１６図に図示する。該図に於いて、レーザ・
スクライブした位置合せマークは示されてない。
これらのマークは特徴部分のないエピタキシヤル
層５４の上面から見る事ができる。これらのエツ
チング・マークはフイールド・シールド６４並び
にエミツタ層５８に画成されたパターンと整合さ
れる。第１６図の構造体は整列マークを除いて第
１図の構造体に類似している事がわかる。
ド基板８０のエツチ・バツクを行なう。HNAは
等方性のエツチング剤であつて、濃密にドープし
たP+もしくはn+のシリコンをエツチングする。
しかしながら、HNAは1018／cm3以下にドープし
たシリコンを顕著にはエツチングしない。界面８
２に於けるP+／ｎ接合によつてエツチング・ス
トツプ特性が改善される。シリコンの支持基板６
８のエツチングを阻止するために、該基板の背面
をエツチ・バツク工程の間酸化物で保護する。し
かしながら、HNAはシリコン酸化物を或る程度
はエツチングする。従つて、エツチングを２つの
ステツプに分ける。エツチングの最初の主要部分
をカセイ溶液で行ない、エツチングの最終的な部
分をHNAで実施して精確なエツチング・ストツ
プ特性を呈せしめる。支持基板６８の酸化物保護
層のエツチングはその保護層を貫通する程には行
なわれない。エツチ・バツクを行つた後の構造体
を第１６図に図示する。該図に於いて、レーザ・
スクライブした位置合せマークは示されてない。
これらのマークは特徴部分のないエピタキシヤル
層５４の上面から見る事ができる。これらのエツ
チング・マークはフイールド・シールド６４並び
にエミツタ層５８に画成されたパターンと整合さ
れる。第１６図の構造体は整列マークを除いて第
１図の構造体に類似している事がわかる。
この時点に於いて、第１図もしくは第１６図の
基板のエピタキシヤル層５４の滑性表面を有する
ダイス３０の領域並びにそのダイス領域の下の埋
設されたフイールド・シールド領域６４を有する
領域に対して通常の処理プロセスが実施される。
見えない誘電体層５８及びフイールド・シールド
からなる埋設された構造体に対する高精度の位置
合せマークとして前述のピラミツド７０及び７２
もしくはレーザ・スクライブ部を用いる。構成要
素として絶縁層５８及びフイールド・シールド６
４の両者を用いて例えばコンデンサの様なデバイ
スを作る事ができるように、誘電層５８の上の
n+領域５６に対して描画処理を行なう。
基板のエピタキシヤル層５４の滑性表面を有する
ダイス３０の領域並びにそのダイス領域の下の埋
設されたフイールド・シールド領域６４を有する
領域に対して通常の処理プロセスが実施される。
見えない誘電体層５８及びフイールド・シールド
からなる埋設された構造体に対する高精度の位置
合せマークとして前述のピラミツド７０及び７２
もしくはレーザ・スクライブ部を用いる。構成要
素として絶縁層５８及びフイールド・シールド６
４の両者を用いて例えばコンデンサの様なデバイ
スを作る事ができるように、誘電層５８の上の
n+領域５６に対して描画処理を行なう。
本発明の基板を用いて形成されるICの一例を
第１７図に示す。２つの記憶セル９０及び９２は
夫々拡散されたn+領域９４、Ｐ領域９６及びエ
ピタキシヤルｎ領域９８からなる垂直形トランジ
スタを有している。エピタキシヤルｎ領域９８は
第１３図及び第１４図の基板のエピタキシヤル層
５４の一部である。エピタキシヤルｎ領域９８の
下は第１図及び第１６図のエミツタ・ステツプ層
５６から形成されるn+層１００である。大きな
容量を有する記憶ノードが、n+層１００、薄い
誘電層１０２並びに埋設フイールド・シールド１
０４でもつて形成される。誘電層１０２及びフイ
ールド・シールド１０４は第１図及び第１６図の
対応する成分５８及び６４と同じものである。フ
イールド・シールド１０４はフイールド・シール
ド・リーチスルー即ち接点部１０６及び１０８に
よつて表面部へ接続される。サポート用のトラン
ジスタ１１０及び１１２もフイールド・シールド
１０４から離れた領域に形成される。トランジス
タ１１０はn+領域１１４、ｐ領域１１６及びｎ
エピタキシヤル層１１８で構成される。拡散した
n+リーチスルー１２２で表面部へ接続されるn+
層１２０によつて、ｎエピタキシヤル層１１８に
対する平坦な接点が与えられる。サポート用のト
ランジスタ１１０及び１１２、フイールド・シー
ルド接点１０６及び１０８並びに記憶セルは全て
表面部から誘電層５８にかけて伸びる誘電溝部１
２４によつて分離される。
第１７図に示す。２つの記憶セル９０及び９２は
夫々拡散されたn+領域９４、Ｐ領域９６及びエ
ピタキシヤルｎ領域９８からなる垂直形トランジ
スタを有している。エピタキシヤルｎ領域９８は
第１３図及び第１４図の基板のエピタキシヤル層
５４の一部である。エピタキシヤルｎ領域９８の
下は第１図及び第１６図のエミツタ・ステツプ層
５６から形成されるn+層１００である。大きな
容量を有する記憶ノードが、n+層１００、薄い
誘電層１０２並びに埋設フイールド・シールド１
０４でもつて形成される。誘電層１０２及びフイ
ールド・シールド１０４は第１図及び第１６図の
対応する成分５８及び６４と同じものである。フ
イールド・シールド１０４はフイールド・シール
ド・リーチスルー即ち接点部１０６及び１０８に
よつて表面部へ接続される。サポート用のトラン
ジスタ１１０及び１１２もフイールド・シールド
１０４から離れた領域に形成される。トランジス
タ１１０はn+領域１１４、ｐ領域１１６及びｎ
エピタキシヤル層１１８で構成される。拡散した
n+リーチスルー１２２で表面部へ接続されるn+
層１２０によつて、ｎエピタキシヤル層１１８に
対する平坦な接点が与えられる。サポート用のト
ランジスタ１１０及び１１２、フイールド・シー
ルド接点１０６及び１０８並びに記憶セルは全て
表面部から誘電層５８にかけて伸びる誘電溝部１
２４によつて分離される。
本発明によりICチツプに於いて極めて高い密
度で多層デバイスを形成するために用いられる半
導体構造体を製造するための簡単な方法が提供さ
れる。
度で多層デバイスを形成するために用いられる半
導体構造体を製造するための簡単な方法が提供さ
れる。
第１図は本発明の第１実施例の方法によつて形
成した構造体を示す図、第２図ないし第４図は従
来技術を説明する図、第５図はダイス及びカーフ
領域を示す図、第６図は本発明の第１実施例の初
期工程を説明する図、第７図はウエハ上の整列マ
ークを示す図、第８図ないし第１３図は第１図の
構造体をうるための第１実施例の工程を示す図、
第１４図は整列マークの一例を示す図、第１５図
及び第１６図は本発明の第２実施例の工程を示す
図、第１７図は本発明の方法によつて得られる回
路を説明する図である。 ５４……エピタキシヤル層、５６……n+層、
５８……誘電体層、６４……フイールド・シール
ド、６６……ホウ素の豊富な石英、６８……支持
基板、７０，７２……ピラミツド。
成した構造体を示す図、第２図ないし第４図は従
来技術を説明する図、第５図はダイス及びカーフ
領域を示す図、第６図は本発明の第１実施例の初
期工程を説明する図、第７図はウエハ上の整列マ
ークを示す図、第８図ないし第１３図は第１図の
構造体をうるための第１実施例の工程を示す図、
第１４図は整列マークの一例を示す図、第１５図
及び第１６図は本発明の第２実施例の工程を示す
図、第１７図は本発明の方法によつて得られる回
路を説明する図である。 ５４……エピタキシヤル層、５６……n+層、
５８……誘電体層、６４……フイールド・シール
ド、６６……ホウ素の豊富な石英、６８……支持
基板、７０，７２……ピラミツド。
Claims (1)
- 【特許請求の範囲】 １ 第１の基板上にエピタキシヤル半導体層を形
成し、 上記エピタキシヤル半導体層の上に誘電体層を
設けるとともに上記エピタキシヤル半導体層の所
定の領域を露出する様に上記誘電体層をパターン
化し、 上記誘電体層の所定領域並びに上記エピタキシ
ヤル半導体層の所定の領域を覆うように導電材よ
りなるフイールド・シールド層を形成し、 上記フイールド・シールド層並びに上記誘電体
層の露出部を誘電性の接合材料体層で被覆し、 上記接合材料層に電圧を印加することにより上
記接合材料層に対して第２の基板を結合して結合
構造体を形成し、 上記結合構造体から上記第１の基板を除去する
工程を含む半導体構造体の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/620,982 US4599792A (en) | 1984-06-15 | 1984-06-15 | Buried field shield for an integrated circuit |
| US620982 | 1990-11-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS614269A JPS614269A (ja) | 1986-01-10 |
| JPH0350420B2 true JPH0350420B2 (ja) | 1991-08-01 |
Family
ID=24488231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60015637A Granted JPS614269A (ja) | 1984-06-15 | 1985-01-31 | 半導体構造体の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4599792A (ja) |
| EP (1) | EP0164646B1 (ja) |
| JP (1) | JPS614269A (ja) |
| DE (1) | DE3572259D1 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4717681A (en) * | 1986-05-19 | 1988-01-05 | Texas Instruments Incorporated | Method of making a heterojunction bipolar transistor with SIPOS |
| JPH0638424B2 (ja) * | 1986-07-31 | 1994-05-18 | 株式会社日立製作所 | 半導体装置の製造方法 |
| US4774196A (en) * | 1987-08-25 | 1988-09-27 | Siliconix Incorporated | Method of bonding semiconductor wafers |
| JPH02168666A (ja) * | 1988-09-29 | 1990-06-28 | Mitsubishi Electric Corp | 相補型半導体装置とその製造方法 |
| US5223735A (en) * | 1988-09-30 | 1993-06-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device in which circuit functions can be remedied or changed and the method for producing the same |
| US5013681A (en) * | 1989-09-29 | 1991-05-07 | The United States Of America As Represented By The Secretary Of The Navy | Method of producing a thin silicon-on-insulator layer |
| US5306942A (en) * | 1989-10-11 | 1994-04-26 | Nippondenso Co., Ltd. | Semiconductor device having a shield which is maintained at a reference potential |
| JPH03107994U (ja) * | 1990-02-22 | 1991-11-06 | ||
| US5347154A (en) * | 1990-11-15 | 1994-09-13 | Seiko Instruments Inc. | Light valve device using semiconductive composite substrate |
| US5618739A (en) * | 1990-11-15 | 1997-04-08 | Seiko Instruments Inc. | Method of making light valve device using semiconductive composite substrate |
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| TW214603B (en) * | 1992-05-13 | 1993-10-11 | Seiko Electron Co Ltd | Semiconductor device |
| US5369304A (en) * | 1992-08-14 | 1994-11-29 | Motorola, Inc. | Conductive diffusion barrier of titanium nitride in ohmic contact with a plurality of doped layers therefor |
| US5633176A (en) * | 1992-08-19 | 1997-05-27 | Seiko Instruments Inc. | Method of producing a semiconductor device for a light valve |
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| JPH0798460A (ja) | 1992-10-21 | 1995-04-11 | Seiko Instr Inc | 半導体装置及び光弁装置 |
| US5395481A (en) * | 1993-10-18 | 1995-03-07 | Regents Of The University Of California | Method for forming silicon on a glass substrate |
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| JPH08222710A (ja) * | 1995-02-17 | 1996-08-30 | Mitsubishi Electric Corp | 半導体装置 |
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