JPH0338729A - 割り込み処理回路 - Google Patents
割り込み処理回路Info
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- JPH0338729A JPH0338729A JP1174573A JP17457389A JPH0338729A JP H0338729 A JPH0338729 A JP H0338729A JP 1174573 A JP1174573 A JP 1174573A JP 17457389 A JP17457389 A JP 17457389A JP H0338729 A JPH0338729 A JP H0338729A
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- signal
- interrupt
- int
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- 230000002093 peripheral effect Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000009191 jumping Effects 0.000 description 2
- 101800000675 Neuregulin-2 Proteins 0.000 description 1
- 102100022668 Pro-neuregulin-2, membrane-bound isoform Human genes 0.000 description 1
- 230000031774 hair cycle Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は割り込み処理回路に関し、特にＯＡ情報処理分
野て幅広く利用されているマイクロプロセッサ内の割り
込み処理回路に関する。
野て幅広く利用されているマイクロプロセッサ内の割り
込み処理回路に関する。
近年、マイクロプロセッサの高集積化、高速化、高機能
化に伴い、マイクロプロセッサで構成されるシステムも
複雑化、大規模化か進んでいる。このことにより、この
複雑なシステムのテハッグにかなりの時間を要するよう
になってきている。この中で、特に割り込み処理か正常
に終了しない場合、たとえば割り込み処理の定義かされ
ていないものに関する割り込みかかかった時に、その都
度システムかダウンし、動作不可の状態になってしまう
。
化に伴い、マイクロプロセッサで構成されるシステムも
複雑化、大規模化か進んでいる。このことにより、この
複雑なシステムのテハッグにかなりの時間を要するよう
になってきている。この中で、特に割り込み処理か正常
に終了しない場合、たとえば割り込み処理の定義かされ
ていないものに関する割り込みかかかった時に、その都
度システムかダウンし、動作不可の状態になってしまう
。
従来、この種の割り込み処理回路は、通常の動作の時に
は、マイクロプロセッサはこの割り込みを受は付（つる
と、ＴＮＴＡＫインタラブドアク）ヘレッジ信号による
、インクラブ１ヘアクルッシザイクルに入る。この割り
込みアクルッシザイクルは、２つのバスサイクルで構成
されている。
は、マイクロプロセッサはこの割り込みを受は付（つる
と、ＴＮＴＡＫインタラブドアク）ヘレッジ信号による
、インクラブ１ヘアクルッシザイクルに入る。この割り
込みアクルッシザイクルは、２つのバスサイクルで構成
されている。
最初のバスサイクルではステータスが出力される。２番
目のバスサイクルで、割り込みコントロ。
目のバスサイクルで、割り込みコントロ。
−ラはデータバスに割り込みベクタをのせる。こうして
、２番目のアクルッジサイクル終了後、そこで得られた
ベクタに対応した割り込みルーチンに飛び、割り込み処
理が行われる。
、２番目のアクルッジサイクル終了後、そこで得られた
ベクタに対応した割り込みルーチンに飛び、割り込み処
理が行われる。
しかし、システム構成の不具合またはノイズ信号により
、図４に示すように、割り込み処理が正常に受は付けら
れずＩＮＴＡＫインタラプトアクルッジサイクルが３回
はしることがあり、正しい割り込みベクタが受は渡せら
れないために、ＩＮＴ ＴＲＡＰ ＨＡＬＴ処理に
よりシステムがダウンしてしまう。この状態の信号波形
図を第５図に示す。このような状態になると、その都度
リセットをかけシステムを立て直さなければならない。
、図４に示すように、割り込み処理が正常に受は付けら
れずＩＮＴＡＫインタラプトアクルッジサイクルが３回
はしることがあり、正しい割り込みベクタが受は渡せら
れないために、ＩＮＴ ＴＲＡＰ ＨＡＬＴ処理に
よりシステムがダウンしてしまう。この状態の信号波形
図を第５図に示す。このような状態になると、その都度
リセットをかけシステムを立て直さなければならない。
上述した従来の割り込み処理回路は、ベクタモードの場
合、Ｉ ＮＴＡＫインタラプトアクルッジ信号が、シス
テム構成の不具合により３回出力された時の処理が定義
されていない。そのため、ＩＮＴ ＴＲＡＰ ＨＡＬＴ
処理がかかりシステムがダウンしてしまう。
合、Ｉ ＮＴＡＫインタラプトアクルッジ信号が、シス
テム構成の不具合により３回出力された時の処理が定義
されていない。そのため、ＩＮＴ ＴＲＡＰ ＨＡＬＴ
処理がかかりシステムがダウンしてしまう。
すると、その都度リセットをかけてシステムを立て直さ
なければならないという゛欠点がある。さらに、システ
ムをデバッグするためにも、ＩＮＴＴＲＡＰ ＨＡＬ
Ｔ処理がかかる都度、リセットをかけてシステムを立て
直すのは、かなりの時間ロスにつながるという欠点があ
る。
なければならないという゛欠点がある。さらに、システ
ムをデバッグするためにも、ＩＮＴＴＲＡＰ ＨＡＬ
Ｔ処理がかかる都度、リセットをかけてシステムを立て
直すのは、かなりの時間ロスにつながるという欠点があ
る。
本発明の割り込み処理回路は、マイクロプロセッサを用
いたシステム構成であって、周辺ＬＳＩからの割り込み
として前記マイクロプロセッサに入力されるＩＮＴ割り
込み要求信号によりインアクティブになりこのＩＮＴ割
り込み要求信号がインアクティブの時イネーブル状態に
なり、前記マイクロプロセッサが前記ＩＮＴ割り込み要
求信号を受は付けることにより生成するＩＮＴＡＫイン
クラブドアクトレッジ信号のエツジを検出して割り込み
エラー信号を出力するフリップフロップと、前記割り込
みエラー信号を入力してエラー処理をするエラー処理回
路とを有している。
いたシステム構成であって、周辺ＬＳＩからの割り込み
として前記マイクロプロセッサに入力されるＩＮＴ割り
込み要求信号によりインアクティブになりこのＩＮＴ割
り込み要求信号がインアクティブの時イネーブル状態に
なり、前記マイクロプロセッサが前記ＩＮＴ割り込み要
求信号を受は付けることにより生成するＩＮＴＡＫイン
クラブドアクトレッジ信号のエツジを検出して割り込み
エラー信号を出力するフリップフロップと、前記割り込
みエラー信号を入力してエラー処理をするエラー処理回
路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図である。
第１図において、１１はＩＮＴ割り込み要求信号、１２
は丁ＮＴＡＫインタラブドアクル・ンジ信号、１３はク
ロックのエツジでデータをラッチするフリップフロップ
で、１４はフリップフロップ１３に入力されるデータで
あり、１５はフリップフロップから出力される割り込み
エラー信号であり、１６は、割り込みエラー信号を入力
すると動作するエラー処理回路である。
は丁ＮＴＡＫインタラブドアクル・ンジ信号、１３はク
ロックのエツジでデータをラッチするフリップフロップ
で、１４はフリップフロップ１３に入力されるデータで
あり、１５はフリップフロップから出力される割り込み
エラー信号であり、１６は、割り込みエラー信号を入力
すると動作するエラー処理回路である。
この実施例において、マイクロプロセッサを用いたシス
テムの周辺回路で、システムの不具合から生じたＩＮＴ
割り込み要求信号が、マイクロプロセッサに入力され、
インタラプトアクルツジサイクルが３回はしった場合の
動作を説明する。
テムの周辺回路で、システムの不具合から生じたＩＮＴ
割り込み要求信号が、マイクロプロセッサに入力され、
インタラプトアクルツジサイクルが３回はしった場合の
動作を説明する。
この時のフローチャートを第２図に示す。
この実施例において、まず、周辺回路から発生する割り
込み信号が、マイクロプロセッサにＩＮＴ割り込み要求
信号１１として入力される。
込み信号が、マイクロプロセッサにＩＮＴ割り込み要求
信号１１として入力される。
すると、ＩＮＴ割り込み要求信号１１が、フリップフロ
ップ１３にリセット信号として入力される。このフリッ
プフロップ１３には、予め高レベルの信号をデータ１４
として入力しておく。この期間にＩＮＴＡＫインクラブ
トアクルッジ信号１２により、２回のアクルッジサイク
ルかはしる。
ップ１３にリセット信号として入力される。このフリッ
プフロップ１３には、予め高レベルの信号をデータ１４
として入力しておく。この期間にＩＮＴＡＫインクラブ
トアクルッジ信号１２により、２回のアクルッジサイク
ルかはしる。
Ｃ，ＰＵは、この２回目のアクルッジサイクルで受は取
った定義されていない割り込みベクターに飛び、割り込
み処理を開始する。この時、フリップフロップ１３には
、ＩＮＴ割り込み要求信号１１によりリセットがかかつ
ているため、フリップフロップ１３からは、割り込みエ
ラー信号１５として低レベルの信号が出力されている。
った定義されていない割り込みベクターに飛び、割り込
み処理を開始する。この時、フリップフロップ１３には
、ＩＮＴ割り込み要求信号１１によりリセットがかかつ
ているため、フリップフロップ１３からは、割り込みエ
ラー信号１５として低レベルの信号が出力されている。
そして、ＩＮＴ割り込み要求信号１１がインア＝６
クチイブになると、フリップフロップ］３にＩＮＴ割り
込み要求信号１１かイネーブル信号として入力される。
込み要求信号１１かイネーブル信号として入力される。
このことにより、フリップフロップ１−３はイネーブル
状態になり、３回目のＩ ＮＴＡＫインタラプトアクト
レッジ信号１２により、アクルッシザイクルかはしると
、このエツジ信号によりフリップフロップ１３て、デー
タ１４の高レベルをラッチし、フリップフロップ１３か
らは、割り込みエラー信号１５として高レベルの信号が
出力される。
状態になり、３回目のＩ ＮＴＡＫインタラプトアクト
レッジ信号１２により、アクルッシザイクルかはしると
、このエツジ信号によりフリップフロップ１３て、デー
タ１４の高レベルをラッチし、フリップフロップ１３か
らは、割り込みエラー信号１５として高レベルの信号が
出力される。
このタイミングチャー１へを第３図に示す。
この割り込みエラー信号１５は、エラー処理回路１６に
出力される。この割り込みエラー信号１５の入力により
エラー処理回ｉｉ’８１６はイネ−フル状態になる。
出力される。この割り込みエラー信号１５の入力により
エラー処理回ｉｉ’８１６はイネ−フル状態になる。
するとエラー処理回路１６では、割り込みエラー信号１
５か入力されると、３回目のアクルッジサイクルで、デ
ータバス上にＲＥ Ｔ Ｉ （ＲＥＴｔＪＲＮＦＲＯＭ
ＩＮＴＥＲＲＵＰＴ）命令のコートを出力する。
５か入力されると、３回目のアクルッジサイクルで、デ
ータバス上にＲＥ Ｔ Ｉ （ＲＥＴｔＪＲＮＦＲＯＭ
ＩＮＴＥＲＲＵＰＴ）命令のコートを出力する。
すると、３回目のＩＮＴＡＫインタラプトアクルッジザ
イクルで、データバス」二のＲ，Ｅ ＴＩ命令をＣＰＵ
が読み取り、２回目のＩＮＴＡＫインクラブ１−アクル
ッシ信号１２で開始された割り込み処理ルーチンから、
強制的にメインルーチンに戻される。
イクルで、データバス」二のＲ，Ｅ ＴＩ命令をＣＰＵ
が読み取り、２回目のＩＮＴＡＫインクラブ１−アクル
ッシ信号１２で開始された割り込み処理ルーチンから、
強制的にメインルーチンに戻される。
このようにして、定義されていない割り込みベクタに飛
ぶことから生しるＩＮＴ ＴＲＡＰＨＡ Ｌ Ｔ処理
を避けることができる。すなわち、システムのタウンを
避けることがてき、ＣＰＵは、そのままメインルーチン
の処理を実行する。
ぶことから生しるＩＮＴ ＴＲＡＰＨＡ Ｌ Ｔ処理
を避けることができる。すなわち、システムのタウンを
避けることがてき、ＣＰＵは、そのままメインルーチン
の処理を実行する。
本発明の他のＴ施例としてフリップフロップ１３に入力
、出）・“−れるそれぞれの信号の極性を反転させて動
作させることもてきる。
、出）・“−れるそれぞれの信号の極性を反転させて動
作させることもてきる。
この場合、ＩＮＴ割り込み要求信号ＩＪが、フリップフ
ロップ１３にセット信号として入力される。また、この
フリップフロップ１３には、予め低レベルの信号をデー
タ１４として入力しておく。この期間にＩ ＮＴＡＫイ
ンタラプトアクルッジ信号王信号上２．２回のアクルッ
シザイクルかはしる。
ロップ１３にセット信号として入力される。また、この
フリップフロップ１３には、予め低レベルの信号をデー
タ１４として入力しておく。この期間にＩ ＮＴＡＫイ
ンタラプトアクルッジ信号王信号上２．２回のアクルッ
シザイクルかはしる。
ＣＰＵは、この２回目のアクルッシサイクルで受は取っ
た定義されていない割り込みベクターに飛び、割り込み
処理を開始する。この時、フリップフロップ１３には、
ＩＮＴ割り込み要求信号１−１によりセラ１へがかかっ
ているため、フリップフロップ１３からは、割り込みエ
ラー信号１５として高レベルの信号が出力されている。
た定義されていない割り込みベクターに飛び、割り込み
処理を開始する。この時、フリップフロップ１３には、
ＩＮＴ割り込み要求信号１−１によりセラ１へがかかっ
ているため、フリップフロップ１３からは、割り込みエ
ラー信号１５として高レベルの信号が出力されている。
そして、ＩＮＴ割り込み要求信号がインアクティブにな
ると、ノリツブフロップ１３にＩＮＴ割り込み要求信号
１１がイネーブル信号どして入力される。このことによ
り、フリップフロップ１３はイネーブル状態になり、３
回目のＩＮＴＡＫインクラブトアクルッジ信号１２によ
り、アクルッジサイクルかはしると、このエツジ信号に
よりフリップフロップ１３でデータ１４の低レベルをラ
ッチし、フリップフロップＴ３からは、割り込みエラー
信号１５として低レベルの信号が出力される。
ると、ノリツブフロップ１３にＩＮＴ割り込み要求信号
１１がイネーブル信号どして入力される。このことによ
り、フリップフロップ１３はイネーブル状態になり、３
回目のＩＮＴＡＫインクラブトアクルッジ信号１２によ
り、アクルッジサイクルかはしると、このエツジ信号に
よりフリップフロップ１３でデータ１４の低レベルをラ
ッチし、フリップフロップＴ３からは、割り込みエラー
信号１５として低レベルの信号が出力される。
この割り込みエラー信号１４は、エラー処理回路１６に
入力される。この割り込みエラー信号１４の入力により
エラー処理回路１６はイネーブル状態になる。
入力される。この割り込みエラー信号１４の入力により
エラー処理回路１６はイネーブル状態になる。
すると、エラー処理回路１６ては、割り込みエラー信号
１４が入力されると、３回目のアクルッジザイクルで、
データバス上にＲＥＴＩ命令のコードを出力する。する
と、３回目のＩＮＴＡＫインタラブ１ヘアクルッシザイ
クルで、データバス上のＲＥＴ Ｉ命令をＣＰＵが読み
取り、２回目の丁ＮＴＡＫインクラブ１〜アクルッジ信
号１２て開始された割り込み処理ルーチンから、強制的
にメインルーチンに戻される。
１４が入力されると、３回目のアクルッジザイクルで、
データバス上にＲＥＴＩ命令のコードを出力する。する
と、３回目のＩＮＴＡＫインタラブ１ヘアクルッシザイ
クルで、データバス上のＲＥＴ Ｉ命令をＣＰＵが読み
取り、２回目の丁ＮＴＡＫインクラブ１〜アクルッジ信
号１２て開始された割り込み処理ルーチンから、強制的
にメインルーチンに戻される。
このようにして、定義されていない割り込みベクタに飛
ぶことから生しるＩＮＴ ＴＲ，ＡＰＨＡＬＴ処理を
避けることができる。すなわち、システムのタウンを避
けることができ、ＣＰＵは、そのままメインルーチンの
処理を実行する。
ぶことから生しるＩＮＴ ＴＲ，ＡＰＨＡＬＴ処理を
避けることができる。すなわち、システムのタウンを避
けることができ、ＣＰＵは、そのままメインルーチンの
処理を実行する。
Ｃ発明の効果〕
以上説明したように本発明は、システム構成の不具合に
より３回のアクルッジサイクルかはしる場合、ＩＮＴ割
り込み要求信号がインアクデイ０ プの時に、３回目のＩＮＴＡＫインクラブトアクルッジ
信号を検知し、割り込みエラー信号を発生させ、この割
り込みエラー信号で、エラー処理回路を動作させること
により、２回目のアクルッジサイクルで得た定義されて
いない割り込みベクタでの割り込み処理から強制的にメ
インルーチンに戻すので、定義されていない割り込み処
理を行うことにより発生するＩＮＴ ＴＲＡＰ Ｈ
ＡＬＴ処理で、システムがダウンすることを避けること
ができ、リセットをかけ直してシステムを立ち上げる必
要がなくなるという効果がある。
より３回のアクルッジサイクルかはしる場合、ＩＮＴ割
り込み要求信号がインアクデイ０ プの時に、３回目のＩＮＴＡＫインクラブトアクルッジ
信号を検知し、割り込みエラー信号を発生させ、この割
り込みエラー信号で、エラー処理回路を動作させること
により、２回目のアクルッジサイクルで得た定義されて
いない割り込みベクタでの割り込み処理から強制的にメ
インルーチンに戻すので、定義されていない割り込み処
理を行うことにより発生するＩＮＴ ＴＲＡＰ Ｈ
ＡＬＴ処理で、システムがダウンすることを避けること
ができ、リセットをかけ直してシステムを立ち上げる必
要がなくなるという効果がある。
第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図に示された実施例のフローチャート、第３図
は第１図に示された実施例のフリップフロップにおける
タイミングチャート、第４図は従来の割り込み処理回路
の一例のフローチャート、第５図は従来の割り込み処理
回路のＩＮＴ割り込み要求信号とＩＮＴＡＫインタラプ
トアクルッジ信号の関係を示すタイミングチャートであ
る。 １１・・・ＩＮＴ割り込み要求信号、１２・・・ＩＮＴ
ＡＫインタラプトアクルッジ信号、１３・・・フリップ
フロップ、１４・・フリップフロップの入力データ、１
５・・・割り込みエラー信号、］６・・・エラー処理回
路。
図は第１図に示された実施例のフローチャート、第３図
は第１図に示された実施例のフリップフロップにおける
タイミングチャート、第４図は従来の割り込み処理回路
の一例のフローチャート、第５図は従来の割り込み処理
回路のＩＮＴ割り込み要求信号とＩＮＴＡＫインタラプ
トアクルッジ信号の関係を示すタイミングチャートであ
る。 １１・・・ＩＮＴ割り込み要求信号、１２・・・ＩＮＴ
ＡＫインタラプトアクルッジ信号、１３・・・フリップ
フロップ、１４・・フリップフロップの入力データ、１
５・・・割り込みエラー信号、］６・・・エラー処理回
路。
Claims (1)
- マイクロプロセッサを用いたシステム構成であって、周
辺ＬＳＩからの割り込みとして前記マイクロプロセッサ
に入力されるＩＮＴ割り込み要求信号によりインアクテ
ィブになりこのＩＮＴ割り込み要求信号がインアクティ
ブの時イネーブル状態になり、前記マイクロプロセッサ
が前記ＩＮＴ割り込み要求信号を受け付けることにより
生成するＩＮＴＡＫインタラプトアクトレッジ信号のエ
ッジを検出して割り込みエラー信号を出力するフリップ
フロップと、前記割り込みエラー信号を入力してエラー
処理をするエラー処理回路とを有することを特徴とする
割り込み処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174573A JPH0338729A (ja) | 1989-07-05 | 1989-07-05 | 割り込み処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174573A JPH0338729A (ja) | 1989-07-05 | 1989-07-05 | 割り込み処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0338729A true JPH0338729A (ja) | 1991-02-19 |
Family
ID=15980923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1174573A Pending JPH0338729A (ja) | 1989-07-05 | 1989-07-05 | 割り込み処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0338729A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0641955A1 (en) * | 1993-09-03 | 1995-03-08 | Tokai Rubber Industries, Ltd. | Cylindrical elastic mount containing highly viscous fluid and having fluid-injecting inlet |
-
1989
- 1989-07-05 JP JP1174573A patent/JPH0338729A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0641955A1 (en) * | 1993-09-03 | 1995-03-08 | Tokai Rubber Industries, Ltd. | Cylindrical elastic mount containing highly viscous fluid and having fluid-injecting inlet |
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