JPH0336330B2 - - Google Patents
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- Publication number
- JPH0336330B2 JPH0336330B2 JP58056963A JP5696383A JPH0336330B2 JP H0336330 B2 JPH0336330 B2 JP H0336330B2 JP 58056963 A JP58056963 A JP 58056963A JP 5696383 A JP5696383 A JP 5696383A JP H0336330 B2 JPH0336330 B2 JP H0336330B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- control circuit
- load
- operational amplifier
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 claims description 12
- 230000010355 oscillation Effects 0.000 claims description 6
- 230000002265 prevention Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 3
- 239000000446 fuel Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/42—Modifications of amplifiers to extend the bandwidth
- H03F1/48—Modifications of amplifiers to extend the bandwidth of aperiodic amplifiers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明はオペアンプの立上り動作の速いアナロ
グスイツチ回路に関する。
グスイツチ回路に関する。
従来、オペアンプをスイツチングさせて使用す
る場合、第１図のような方式がとられていた。第
２図に示すような制御信号T1が時間t1の間は
NPNトランジスタ４はONして、点７をGNDレ
ベルまで下げる。従つてこのとき入力電圧Viは
制御回路２に伝達されない。T1が時間t2の間、ト
ランジスタ４はOFFしてViを制御回路２に伝達
して、制御回路２はViの電圧によつて制御され
る。T1が時間t1からt2に切り換わるとき、発振防
止用コンデンサ３はViに応じた電圧まで充電さ
れなければないないので、点７の出力T2がViに
定常的に安定するまでに遅れ時間が生ずる。EFI
システムなどの高精度が要求されるシステムで
は、この遅れ時間による誤差が問題となつてい
た。
る場合、第１図のような方式がとられていた。第
２図に示すような制御信号T1が時間t1の間は
NPNトランジスタ４はONして、点７をGNDレ
ベルまで下げる。従つてこのとき入力電圧Viは
制御回路２に伝達されない。T1が時間t2の間、ト
ランジスタ４はOFFしてViを制御回路２に伝達
して、制御回路２はViの電圧によつて制御され
る。T1が時間t1からt2に切り換わるとき、発振防
止用コンデンサ３はViに応じた電圧まで充電さ
れなければないないので、点７の出力T2がViに
定常的に安定するまでに遅れ時間が生ずる。EFI
システムなどの高精度が要求されるシステムで
は、この遅れ時間による誤差が問題となつてい
た。
この発明は上述された遅れ時間を減ずるような
回路構成を考案したものである。
回路構成を考案したものである。
第３図にその構成を示す。制御スイツチ８は制
御信号T1で制御され、T1が時間t1の間は入力端
子１１とシヨートしており、時間t2の間は入力端
子１２とシヨートしている。T1がt1の間、Viは
無効負荷をなす第１制御回路９に伝達され有効負
荷をなす第２制御回路１０には伝達されない。ま
たT1がt2の間、Viは第２制御回路１０に伝達さ
れ、第１制御回路９には伝達されない。従つて、
T1がt2の間のみ第２制御回路１０をViで制御す
ることができる。つまり、実質的な動作を必要と
しないt1の間も、有効負荷１０と同様な構成の無
効負荷９とオペアンプ１とを接続してオペアンプ
１を常時動作状態におくことができ、発振用防止
コンデンサ３を所望の充電状態に保持することが
できる。そのため、出力端子１３の電圧をGND
レベルにおとすことなくスイツチングが行えるの
で、上述した遅れ時間は極めて小さいものにな
る。
御信号T1で制御され、T1が時間t1の間は入力端
子１１とシヨートしており、時間t2の間は入力端
子１２とシヨートしている。T1がt1の間、Viは
無効負荷をなす第１制御回路９に伝達され有効負
荷をなす第２制御回路１０には伝達されない。ま
たT1がt2の間、Viは第２制御回路１０に伝達さ
れ、第１制御回路９には伝達されない。従つて、
T1がt2の間のみ第２制御回路１０をViで制御す
ることができる。つまり、実質的な動作を必要と
しないt1の間も、有効負荷１０と同様な構成の無
効負荷９とオペアンプ１とを接続してオペアンプ
１を常時動作状態におくことができ、発振用防止
コンデンサ３を所望の充電状態に保持することが
できる。そのため、出力端子１３の電圧をGND
レベルにおとすことなくスイツチングが行えるの
で、上述した遅れ時間は極めて小さいものにな
る。
以下、本発明の具体的実施例を示す。第４図は
電子制御式燃料噴射システムの燃料噴射時間演算
回路の一部である。１００は電源、２００はコン
デンサ、３０１，３０２，４０２は抵抗、３０
３，４０３はダーリントン接続されたNPNトラ
ンジスタ、３０５，３０７，３０８，４０５，４
０７，４０８，５０１はNPNトランジスタ、３
０４，４０４はPNPトランジスタ、３０６，４
０６は定電流源、３０９は入力信号を反転させる
インバータ、５０２はPNPトランジスタで構成
された差動対を持つオペアンプである。入力端子
５０３には基準電圧Viが印加され、入力端子６
００にはエンジン回転数に応じたパルス信号T1
が入力される。
電子制御式燃料噴射システムの燃料噴射時間演算
回路の一部である。１００は電源、２００はコン
デンサ、３０１，３０２，４０２は抵抗、３０
３，４０３はダーリントン接続されたNPNトラ
ンジスタ、３０５，３０７，３０８，４０５，４
０７，４０８，５０１はNPNトランジスタ、３
０４，４０４はPNPトランジスタ、３０６，４
０６は定電流源、３０９は入力信号を反転させる
インバータ、５０２はPNPトランジスタで構成
された差動対を持つオペアンプである。入力端子
５０３には基準電圧Viが印加され、入力端子６
００にはエンジン回転数に応じたパルス信号T1
が入力される。
T1がＨレベルのとき、トランジスタ４０８は
オンしてトランジスタ４０５，４０７のベース電
位は、ほぼGND電位になる。従つてトランジス
タ４０５，４０７はオフの状態になる。トランジ
スタ４０４にはベース電流が流れないので、トラ
ンジスタ４０４はオフの状態である。従つて、ト
ランジスタ４０３にはベース電流が供給されず、
トランジスタ４０３はオフの状態になる。このと
き、トランジスタ３０８のベース電位にはＬレベ
ルが伝達されるのでトランジスタ３０８はオフの
状態であり、トランジスタ３０７には定電流源３
０６の定電流が流れる。ミラー効果によつてトラ
ンジスタ３０５のコレクタにも、ほぼ定電流源３
０６の定電流に等しい電流が流れる。従つてトラ
ンジスタ３０４は動作してトランジスタ３０３に
ベース電流を供給する。トランジスタ３０３のエ
ミツタには、入力電圧Viを抵抗３０１の抵抗値
で割つた値の電流が流れるので、ベース電流を無
視すれば、コンデンサ２００から上述の定電流を
引き込み、従つてコンデンサ２００は充電され
る。
オンしてトランジスタ４０５，４０７のベース電
位は、ほぼGND電位になる。従つてトランジス
タ４０５，４０７はオフの状態になる。トランジ
スタ４０４にはベース電流が流れないので、トラ
ンジスタ４０４はオフの状態である。従つて、ト
ランジスタ４０３にはベース電流が供給されず、
トランジスタ４０３はオフの状態になる。このと
き、トランジスタ３０８のベース電位にはＬレベ
ルが伝達されるのでトランジスタ３０８はオフの
状態であり、トランジスタ３０７には定電流源３
０６の定電流が流れる。ミラー効果によつてトラ
ンジスタ３０５のコレクタにも、ほぼ定電流源３
０６の定電流に等しい電流が流れる。従つてトラ
ンジスタ３０４は動作してトランジスタ３０３に
ベース電流を供給する。トランジスタ３０３のエ
ミツタには、入力電圧Viを抵抗３０１の抵抗値
で割つた値の電流が流れるので、ベース電流を無
視すれば、コンデンサ２００から上述の定電流を
引き込み、従つてコンデンサ２００は充電され
る。
パルス信号T1がＬレベルのときは、トランジ
スタ３０８がオン、トランジスタ４０８がオフの
状態になるので、今度はトランジスタ３０３がオ
フ、４０３が動作して入力電圧Viと抵抗３０１
で決定される電流が電源１００→トランジスタ４
０３のコレクタ→エミツタ→抵抗３０１という経
路で流れる。このとき、コンデンサ２００は充電
されない。すなわち、パルス信号T1がＨレベル
の間だけコンデンサ２００をViと抵抗３０１で
決定される電流で充電することができる。また、
T1がＨたはＬレベルにかかわらず、オペアンプ
５０２の出力は同じ状態に保たれるのでスイツチ
ングによる遅れは、ほとんど生じない。
スタ３０８がオン、トランジスタ４０８がオフの
状態になるので、今度はトランジスタ３０３がオ
フ、４０３が動作して入力電圧Viと抵抗３０１
で決定される電流が電源１００→トランジスタ４
０３のコレクタ→エミツタ→抵抗３０１という経
路で流れる。このとき、コンデンサ２００は充電
されない。すなわち、パルス信号T1がＨレベル
の間だけコンデンサ２００をViと抵抗３０１で
決定される電流で充電することができる。また、
T1がＨたはＬレベルにかかわらず、オペアンプ
５０２の出力は同じ状態に保たれるのでスイツチ
ングによる遅れは、ほとんど生じない。
以上述べた如く本発明によれば、オペアンプに
接続した発振防止用コンデンサを常時充電状態に
保持してこのコンデンサの充電動作によるオペア
ンプの動作遅れを解消し、オペアンプの実質的な
高速動作を可能にできる。
接続した発振防止用コンデンサを常時充電状態に
保持してこのコンデンサの充電動作によるオペア
ンプの動作遅れを解消し、オペアンプの実質的な
高速動作を可能にできる。
第１図、第２図は従来回路及びその信号波形
図、第３図は本発明の一実施例となる概略構成を
示すブロツク図、第４図は具体例を示す回路図で
ある。 １……オペアンプ、３……発振防止用コンデン
サ、８…制御スイツチ、９……無効負荷をなす第
１制御回路、１０……有効負荷をなす第２制御回
路。
図、第３図は本発明の一実施例となる概略構成を
示すブロツク図、第４図は具体例を示す回路図で
ある。 １……オペアンプ、３……発振防止用コンデン
サ、８…制御スイツチ、９……無効負荷をなす第
１制御回路、１０……有効負荷をなす第２制御回
路。
Claims (1)
- １ 発振防止用コンデンサを有するオペアンプ、
制御が必要とされる負荷に接続し有効負荷をなす
第１制御回路、この第１制御回路と同じ構成で無
効負荷をなす第２制御回路、及び前記オペアンプ
の出力側を前記有効負荷または無効負荷に切換え
接続する制御スイツチを有し、該制御スイツチに
より前記オペアンプの出力側を常時前記有効負荷
または無効負荷のいずれか一方に接続するように
構成し、前記発振防止用コンデンサを常時充電状
態に保持するようにしたアナログスイツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58056963A JPS59182625A (ja) | 1983-03-31 | 1983-03-31 | アナログスイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58056963A JPS59182625A (ja) | 1983-03-31 | 1983-03-31 | アナログスイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59182625A JPS59182625A (ja) | 1984-10-17 |
| JPH0336330B2 true JPH0336330B2 (ja) | 1991-05-31 |
Family
ID=13042184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58056963A Granted JPS59182625A (ja) | 1983-03-31 | 1983-03-31 | アナログスイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59182625A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5312344A (en) * | 1976-07-16 | 1978-02-03 | American Optical Corp | Optical system that gives variable focal magnification along one principal meridian |
-
1983
- 1983-03-31 JP JP58056963A patent/JPS59182625A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5312344A (en) * | 1976-07-16 | 1978-02-03 | American Optical Corp | Optical system that gives variable focal magnification along one principal meridian |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59182625A (ja) | 1984-10-17 |
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