JPH03293819A - デジタルデータ検出装置 - Google Patents
デジタルデータ検出装置Info
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- JPH03293819A JPH03293819A JP2095653A JP9565390A JPH03293819A JP H03293819 A JPH03293819 A JP H03293819A JP 2095653 A JP2095653 A JP 2095653A JP 9565390 A JP9565390 A JP 9565390A JP H03293819 A JPH03293819 A JP H03293819A
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- 238000004364 calculation method Methods 0.000 claims description 3
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- 238000006243 chemical reaction Methods 0.000 description 2
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- 238000001228 spectrum Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/92—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
- H04N5/926—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback by pulse code modulation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/931—Regeneration of the television signal or of selected parts thereof for restoring the level of the reproduced signal
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えばデジタル映像信号を再生するＶＴＲ（
ビデオテープレコーダ）に適用して好適なデジタルデー
タ検出装置に関する。
ビデオテープレコーダ）に適用して好適なデジタルデー
タ検出装置に関する。
本発明は、パーシャルレスポンス方式を利用して、入力
デジタルデータを検出するデジタルデータ検出装置にお
いて、入力デジタルデータを、偶数列のデータと奇数列
のデータとに分けて（１十Ｄ）の演算処理をしてからビ
タビ復号するようにし、デジタルデータの検出が低速度
の回路で良好にできるようにしたものである。
デジタルデータを検出するデジタルデータ検出装置にお
いて、入力デジタルデータを、偶数列のデータと奇数列
のデータとに分けて（１十Ｄ）の演算処理をしてからビ
タビ復号するようにし、デジタルデータの検出が低速度
の回路で良好にできるようにしたものである。
従来、映像信号をデジタル信号化して記録する所謂デジ
タルＶＴＲが各種開発されている。このようなデジタル
ＶＴＲによると、例えばダビング時の画質劣化を最小限
に抑えることができる。
タルＶＴＲが各種開発されている。このようなデジタル
ＶＴＲによると、例えばダビング時の画質劣化を最小限
に抑えることができる。
ところで第５図に示すように、磁気テープに信号を記録
再生する場合、磁気ヘッド等の電磁変換系が微分特性を
有していることから周波数の低い方でＣＮ比が劣化する
のに対し、周波数が高くなると磁気テープの磁化特性か
ら同様にＣＮ比が劣化する。
再生する場合、磁気ヘッド等の電磁変換系が微分特性を
有していることから周波数の低い方でＣＮ比が劣化する
のに対し、周波数が高くなると磁気テープの磁化特性か
ら同様にＣＮ比が劣化する。
従って磁気記録再生系においては、デジタル化した映像
信号（以下デジタル映像信号と呼ぶ）に対して、結局良
好なＣＮ比を得るための周波数帯域が狭い特性がある。
信号（以下デジタル映像信号と呼ぶ）に対して、結局良
好なＣＮ比を得るための周波数帯域が狭い特性がある。
このためデジタル映像信号を記録する場合においては、
ＣＮ比が最大になる近辺に信号のスペクトラムが集中す
るような記録方式を選定し、これにより再生信号のＣＮ
比の劣化を有効に回避し、デジタル映像信号を効率良く
記録再生する必要がある。
ＣＮ比が最大になる近辺に信号のスペクトラムが集中す
るような記録方式を選定し、これにより再生信号のＣＮ
比の劣化を有効に回避し、デジタル映像信号を効率良く
記録再生する必要がある。
この場合、高能率符号化方式の１つであるクラス■のパ
ーシャルレスポンス方式を利用して、デジタル映像信号
を記録再生する方法が考えられる。
ーシャルレスポンス方式を利用して、デジタル映像信号
を記録再生する方法が考えられる。
すなわち磁気記録再往においては、周波数の低い方及び
高い方でＣＮ比が劣化することから、その周波数特性は
、第５図に示すように遅延オペレータＤを用いて表され
るクラス■のパーシャルレスポンス（１−Ｄ”）の周波
数特性Ｈ（ω）に近似して表現することができる。
高い方でＣＮ比が劣化することから、その周波数特性は
、第５図に示すように遅延オペレータＤを用いて表され
るクラス■のパーシャルレスポンス（１−Ｄ”）の周波
数特性Ｈ（ω）に近似して表現することができる。
ちなみにレスポンスが最小になる周波数ω。
（すなわちナイキスト周波数でなる）は、遅延オペレー
タＤで表される遅延時間Ｔに対して、次式％式％（１） の関係がある。
タＤで表される遅延時間Ｔに対して、次式％式％（１） の関係がある。
従って、遅延オペレータＤで表される遅延量を選定し、
ＣＮ比が最大になる近辺に信号のスペクトラムが集中す
るようにすれば、磁気記録再生系の周波数特性を有効に
利用して、デジタル映像信号を効率良く記録再生し得る
と考えられる。
ＣＮ比が最大になる近辺に信号のスペクトラムが集中す
るようにすれば、磁気記録再生系の周波数特性を有効に
利用して、デジタル映像信号を効率良く記録再生し得る
と考えられる。
すなわち記録時においては、デジタル映像信号について
、順次、次式 で表される演算処理を実行すれば、デジタル映像信号の
周波数特性を、磁気記録再生系の周波数特性に近似させ
た記録信号に変換することができる。
、順次、次式 で表される演算処理を実行すれば、デジタル映像信号の
周波数特性を、磁気記録再生系の周波数特性に近似させ
た記録信号に変換することができる。
従って当該記録信号を順次磁気テープに記録することに
より、磁気記録再生系の周波数特性を有効に利用して、
デジタル映像信号を効率良く記録し得ると考えられる。
より、磁気記録再生系の周波数特性を有効に利用して、
デジタル映像信号を効率良く記録し得ると考えられる。
ちなみにＭＯＤ２は２の剰余を表す。
これに対して、電磁変換系が微分特性を有していること
から、磁気ヘッドから出力される再生信号は、遅延オペ
レータＤを用いて（１−Ｄ）で表され、第６図において
破線で示すような周波数特性で表される。
から、磁気ヘッドから出力される再生信号は、遅延オペ
レータＤを用いて（１−Ｄ）で表され、第６図において
破線で示すような周波数特性で表される。
従って再生時においては、当該再生信号に対して（１＋
Ｄ）の演算処理を実行することにより、全体として次式 ％式％（３） の補正を加えることができ、これにより記録再生系全体
として伝達関数を１に設定して、デジタル映像信号を再
生し得ると考えられる。
Ｄ）の演算処理を実行することにより、全体として次式 ％式％（３） の補正を加えることができ、これにより記録再生系全体
として伝達関数を１に設定して、デジタル映像信号を再
生し得ると考えられる。
さらにこのようにクラス■のパーシャルレスポンス方式
を利用して、デジタル映像信号を記録再生する場合、ビ
タビ復号の手法を適用して、ビット誤りの少ないデジタ
ル映像信号を再生し得ると考えられる。
を利用して、デジタル映像信号を記録再生する場合、ビ
タビ復号の手法を適用して、ビット誤りの少ないデジタ
ル映像信号を再生し得ると考えられる。
すなわちとりと復号回路は、連続して入力されるデータ
間の相関を利用して当該データの遷移を検出し、この検
出結果に基づいてデータを復号するようになされている
。
間の相関を利用して当該データの遷移を検出し、この検
出結果に基づいてデータを復号するようになされている
。
従って、記録信号に対する再生信号の（１−Ｄ）の関係
を利用して、再生信号から記録信号を復号した後、その
復号データに基づいてデジタル映像信号を復号すれば、
信号レベルを基準にした一般の復号回路に比して、復号
データのビット誤りを低減することができると考えられ
る。
を利用して、再生信号から記録信号を復号した後、その
復号データに基づいてデジタル映像信号を復号すれば、
信号レベルを基準にした一般の復号回路に比して、復号
データのビット誤りを低減することができると考えられ
る。
ここで、このようなりラス■のパーシャルレスポンス方
式とビタビ復号を適用したデジタルＶＴＲの再生系回路
の構成を第７図に示すと、この第７図において（１）は
ビデオテープを示す。そして、このビデオテープ（１）
に記録されたデジタル映像信号を磁気ヘッド（２）で再
生し、再生信号をアンプ（３）を介してイコライザ回路
（４）に供給する。そして、このイコライザ回路（４）
が出力する再生信号を演算処理回路（５）に供給する。
式とビタビ復号を適用したデジタルＶＴＲの再生系回路
の構成を第７図に示すと、この第７図において（１）は
ビデオテープを示す。そして、このビデオテープ（１）
に記録されたデジタル映像信号を磁気ヘッド（２）で再
生し、再生信号をアンプ（３）を介してイコライザ回路
（４）に供給する。そして、このイコライザ回路（４）
が出力する再生信号を演算処理回路（５）に供給する。
この演算処理回路（５）は、上述したパーシャルレスポ
ンス方式に基づいた（１＋Ｄ）の演算処理を再生信号に
対して行う。
ンス方式に基づいた（１＋Ｄ）の演算処理を再生信号に
対して行う。
そして、演算処理回路（５）の演算出力をアナログ・デ
ジタル変換器（６）に供給する。この場合、アンプ（３
）の出力が供給されるＰＬＬ回路（７）で、再生信号よ
りクロックを生成させ、この再生クロックをアナログ・
デジタル変換器（６）に供給し、この再生クロックに基
づいて再生信号レベルから２値のデジタルデータを検出
する。そして、検出したデジタルデータをビタビ復号回
路（８）に供給し、このビタビ復号回路（８）でビタビ
復号によるデータ復号を行ってデジタル映像信号を検出
し、検出したデジタル映像信号を出力端子（９）から後
段の再生信号処理回路（図示せず）に供給する。
ジタル変換器（６）に供給する。この場合、アンプ（３
）の出力が供給されるＰＬＬ回路（７）で、再生信号よ
りクロックを生成させ、この再生クロックをアナログ・
デジタル変換器（６）に供給し、この再生クロックに基
づいて再生信号レベルから２値のデジタルデータを検出
する。そして、検出したデジタルデータをビタビ復号回
路（８）に供給し、このビタビ復号回路（８）でビタビ
復号によるデータ復号を行ってデジタル映像信号を検出
し、検出したデジタル映像信号を出力端子（９）から後
段の再生信号処理回路（図示せず）に供給する。
このような回路によるデジタル映像信号の再生処理を行
う場合、デジタル映像信号は伝送レートが非常に高く、
各回路でデジタル再生データを処理するために必要なり
ロックを、３０ＭＨｚ以上の高い周波数にする必要があ
り、このような高いクロック周波数で作動する回路は、
特殊な回路形式の演算部を必要とする不都合があり、現
実的な回路構成ではなかった。特に、イコライザ回路（
４）や演算処理回路（５）は、デジタル回路化した方が
特性等が良好で好ましいが、このイコライザ回路（４）
や演算処理回路（５）を３０ＭＨｚ以上のクロック周波
数で作動させるのは、困難であった。
う場合、デジタル映像信号は伝送レートが非常に高く、
各回路でデジタル再生データを処理するために必要なり
ロックを、３０ＭＨｚ以上の高い周波数にする必要があ
り、このような高いクロック周波数で作動する回路は、
特殊な回路形式の演算部を必要とする不都合があり、現
実的な回路構成ではなかった。特に、イコライザ回路（
４）や演算処理回路（５）は、デジタル回路化した方が
特性等が良好で好ましいが、このイコライザ回路（４）
や演算処理回路（５）を３０ＭＨｚ以上のクロック周波
数で作動させるのは、困難であった。
本発明の目的は、デジタルＶＴＲ等においてデジタルデ
ータを検出する場合に、各回路の信号処理速度を低くさ
せることにある。
ータを検出する場合に、各回路の信号処理速度を低くさ
せることにある。
本発明は、例えば第１図に示す如く、パーシャルレスポ
ンス方式を利用して、入力デジタルデータを検出するデ
ジタルデータ検出装置において、入力デジタルデータを
、偶数列のデータと奇数列のデータとに分け、この偶数
列のデータと奇数列のデータとにより演算処理回路（２
１）、 （２２）で（１＋Ｄ）の演算処理をし、この演
算処理された偶数列のデータと奇数列のデータとをビタ
ビ復号回路（２３）、 （２４）で個別にビタビ復号し
、このそれぞれのビタビ復号されたデータを混合するよ
うにしたものである。
ンス方式を利用して、入力デジタルデータを検出するデ
ジタルデータ検出装置において、入力デジタルデータを
、偶数列のデータと奇数列のデータとに分け、この偶数
列のデータと奇数列のデータとにより演算処理回路（２
１）、 （２２）で（１＋Ｄ）の演算処理をし、この演
算処理された偶数列のデータと奇数列のデータとをビタ
ビ復号回路（２３）、 （２４）で個別にビタビ復号し
、このそれぞれのビタビ復号されたデータを混合するよ
うにしたものである。
［作用］
このようにしたことで、（１＋Ｄ）の演算処理をする演
算処理回路とじタビ復号するビタビ復号回路とのクロッ
ク周波数を、１／２に低下させることができ、クロック
周波数の低い現実的な回路で（１＋Ｄ）の演算処理回路
とビタビ復号回路とを構成できる。
算処理回路とじタビ復号するビタビ復号回路とのクロッ
ク周波数を、１／２に低下させることができ、クロック
周波数の低い現実的な回路で（１＋Ｄ）の演算処理回路
とビタビ復号回路とを構成できる。
以下、本発明の一実施例を、第１図〜第４図を参照して
説明する。この第１図〜第４図において、第７図に対応
する部分には同一符号を付し、その詳細説明は省略する
。
説明する。この第１図〜第４図において、第７図に対応
する部分には同一符号を付し、その詳細説明は省略する
。
本例においては、映像信号をデジタル信号化して記録す
るＶＴＲ装置の再体系に適用したもので、第１図に示す
ように構成する。即ち、磁気ヘッド（２）によりビデオ
テープ（１）から再生した信号を、アンプ（３）を介し
てアナログ・デジタル変換器（６）に供給し、このアナ
ログ・デジタル変換器（６）でＰＬＬ回路（７）から供
給される再生クロックに基づいて再生信号レベルから２
値のデジタルデータを検出する。
るＶＴＲ装置の再体系に適用したもので、第１図に示す
ように構成する。即ち、磁気ヘッド（２）によりビデオ
テープ（１）から再生した信号を、アンプ（３）を介し
てアナログ・デジタル変換器（６）に供給し、このアナ
ログ・デジタル変換器（６）でＰＬＬ回路（７）から供
給される再生クロックに基づいて再生信号レベルから２
値のデジタルデータを検出する。
そして、このアナログ・デジタル変換器（６）が出力す
るデジタルデータを、奇数系列と偶数系列に分けた後、
イコライザ回路（１１）及び（１２）に供給する。この
場合本例においては、各イコライザ回路（１１）及び（
１２）を、トランスバーサルフィルタで構成する。
るデジタルデータを、奇数系列と偶数系列に分けた後、
イコライザ回路（１１）及び（１２）に供給する。この
場合本例においては、各イコライザ回路（１１）及び（
１２）を、トランスバーサルフィルタで構成する。
そして、各イコライザ回路（１１）及び（１２）の出力
を、演算処理回路（２１）及び（２２）のそれぞれに供
給し、それぞれの演算処理回路（２１）及び（２２）で
、両イコライザ回路（１１）及び（１２）の出力に基づ
いて、（１＋Ｄ）の演算処理を行う。この場合、演算処
理回路（２１）で奇数系列の演算処理されたデータを得
、演算処理回路（２２）で偶数系列の演算処理されたデ
ータを得る。
を、演算処理回路（２１）及び（２２）のそれぞれに供
給し、それぞれの演算処理回路（２１）及び（２２）で
、両イコライザ回路（１１）及び（１２）の出力に基づ
いて、（１＋Ｄ）の演算処理を行う。この場合、演算処
理回路（２１）で奇数系列の演算処理されたデータを得
、演算処理回路（２２）で偶数系列の演算処理されたデ
ータを得る。
そして、各演算処理回路（２１）及び（２２）の出力を
、ビタビ復号回路（２３）及び（２４）に供給し、ビタ
ビ復号回路（２３）で奇数系列のデータのビタビ復号を
行い、ビタビ復号回路（２４）で偶数系列のデータのと
タビ復号を行う。そして、各ビタビ復号回路（２３）及
び（２４）の出力を切換スイッチ（２５）に供給する。
、ビタビ復号回路（２３）及び（２４）に供給し、ビタ
ビ復号回路（２３）で奇数系列のデータのビタビ復号を
行い、ビタビ復号回路（２４）で偶数系列のデータのと
タビ復号を行う。そして、各ビタビ復号回路（２３）及
び（２４）の出力を切換スイッチ（２５）に供給する。
この切換スイッチ（２５）は、各ビタビ復号回路（２３
）及び（２４）からの奇数系列及び偶数系列の出力を交
互に切換えて１系列のデータに混合し、この１系列のデ
ータを出力端子（２６）に供給する。そして、この出力
端子（２６）に得られるデータを、後段の再生信号処理
回路（図示せず）に供給する。
）及び（２４）からの奇数系列及び偶数系列の出力を交
互に切換えて１系列のデータに混合し、この１系列のデ
ータを出力端子（２６）に供給する。そして、この出力
端子（２６）に得られるデータを、後段の再生信号処理
回路（図示せず）に供給する。
次に、アナログ・デジタル変換器（６）から演算処理回
路（２１）及び（２２）までの具体的構成を第２図に示
すと、アナログ・デジタル変換器（６）は、ＰＬＬ回路
（７）から端子（６ｂ）を介して供給される再生クロッ
クに基づいて、端子（６ａ）に得られる再生信号レベル
から２値のデジタルデータを検出する。このとき、端子
（６ｂ）に供給されるクロックの周波数を４０ＭＨ２と
する。
路（２１）及び（２２）までの具体的構成を第２図に示
すと、アナログ・デジタル変換器（６）は、ＰＬＬ回路
（７）から端子（６ｂ）を介して供給される再生クロッ
クに基づいて、端子（６ａ）に得られる再生信号レベル
から２値のデジタルデータを検出する。このとき、端子
（６ｂ）に供給されるクロックの周波数を４０ＭＨ２と
する。
そして、このアナログ・デジタル変換器（６）が出力す
るデジタルデータを、ラッチ回路（４１）及び（４２）
に供給する。このラッチ回路（４１）及び（４２）は、
端子（４０）から２０ＭＨｚのクロックが供給され、こ
のクロックに基づいてデジタルデータのラッチが行われ
る。この場合、ラッチ回路（４１）に供給されるクロッ
クとラッチ回路（４２）に供給されるクロックとは位相
を１８０°反転させてあり、ラッチ回路（４１）とラッ
チ回路（４２）とで、ラッチするタイミングをずらす処
理を行い、ラッチ回路（４１）で偶数系列のデータをラ
ッチし、ラッチ回路（４２）で奇数系列のデータをラッ
チする。
るデジタルデータを、ラッチ回路（４１）及び（４２）
に供給する。このラッチ回路（４１）及び（４２）は、
端子（４０）から２０ＭＨｚのクロックが供給され、こ
のクロックに基づいてデジタルデータのラッチが行われ
る。この場合、ラッチ回路（４１）に供給されるクロッ
クとラッチ回路（４２）に供給されるクロックとは位相
を１８０°反転させてあり、ラッチ回路（４１）とラッ
チ回路（４２）とで、ラッチするタイミングをずらす処
理を行い、ラッチ回路（４１）で偶数系列のデータをラ
ッチし、ラッチ回路（４２）で奇数系列のデータをラッ
チする。
そして、ラッチ回路（４１）でラッチされたデータを、
遅延回路としてのラッチ回路（４３）を介してイコライ
ザ回路（１１）及び（１２）に供給する。また、ラッチ
回路（４２）でラッチされたデータを、遅延回路として
のラッチ回路（４４）及び（４５）を介してイコライザ
回！（１１）及び（１２）に供給する。この場合、各ラ
ッチ回路（４３）、 （４４）及び（４５）にも、端子
（４０）からの２０ＭＩ（ｚのクロックを供給し、各ラ
ッチ回路（４３）、 （４４）及び（４５）でデータを
１クロック分遅延させる。
遅延回路としてのラッチ回路（４３）を介してイコライ
ザ回路（１１）及び（１２）に供給する。また、ラッチ
回路（４２）でラッチされたデータを、遅延回路として
のラッチ回路（４４）及び（４５）を介してイコライザ
回！（１１）及び（１２）に供給する。この場合、各ラ
ッチ回路（４３）、 （４４）及び（４５）にも、端子
（４０）からの２０ＭＩ（ｚのクロックを供給し、各ラ
ッチ回路（４３）、 （４４）及び（４５）でデータを
１クロック分遅延させる。
そしてイコライザ回路（１１）では、ラッチ回路（４３
） ノ出力テータを遅延回ａ（Ｉｌａ）と（ｌｌｂ）と
の直列回路に供給し、ラッチ回路（４５）の出力データ
を遅延回路（ｌｌｃ）に供給する。そして、各遅延回路
（ｌｌａ） 、 （Ｉｌｂ） 、 （ｌｌｃ）の出方を
、それぞれ係数乗算器（ｌｉｄ） 、 （ｌｌｅ） 、
（Ｉｆｆ）を介して加算器（Ｉｌｇ）に供給する。ま
たイコライザ回路（１２）では、ラッチ回路（４３）の
出力データを遅延回路（１２ａ）と（１２ｂ）との直列
回路に供給し、ラッチ回路（４５）の出方デｈりを遅延
回路（１２ｃ） と（１２ｄ）との直列回路に供給する
。そして、遅延回路（１２ｂ） 、 （１２ｃ） 、
（１２ｄ）の出力を、それぞれ係数乗算器（１２ｅ）
、 （１２ｆ） 、 （１２ｇ）を介して加算器（１２
ｈ）に供給する。
） ノ出力テータを遅延回ａ（Ｉｌａ）と（ｌｌｂ）と
の直列回路に供給し、ラッチ回路（４５）の出力データ
を遅延回路（ｌｌｃ）に供給する。そして、各遅延回路
（ｌｌａ） 、 （Ｉｌｂ） 、 （ｌｌｃ）の出方を
、それぞれ係数乗算器（ｌｉｄ） 、 （ｌｌｅ） 、
（Ｉｆｆ）を介して加算器（Ｉｌｇ）に供給する。ま
たイコライザ回路（１２）では、ラッチ回路（４３）の
出力データを遅延回路（１２ａ）と（１２ｂ）との直列
回路に供給し、ラッチ回路（４５）の出方デｈりを遅延
回路（１２ｃ） と（１２ｄ）との直列回路に供給する
。そして、遅延回路（１２ｂ） 、 （１２ｃ） 、
（１２ｄ）の出力を、それぞれ係数乗算器（１２ｅ）
、 （１２ｆ） 、 （１２ｇ）を介して加算器（１２
ｈ）に供給する。
このようにして、各イコライザ回路（１１）及び（１２
）はトランスバーサルフィルタが構成され、加算器（１
１ｇ）及び（１２ｈ）の出力よりイコライズされた信号
を得る。この場合、各イコライザ回路（１１）及び（１
２）の係数乗算器（ｌｉｄ） 、 （ｌｉｅ） 、 （
ｌｌｆ） 、 （１２ｂ） 。
）はトランスバーサルフィルタが構成され、加算器（１
１ｇ）及び（１２ｈ）の出力よりイコライズされた信号
を得る。この場合、各イコライザ回路（１１）及び（１
２）の係数乗算器（ｌｉｄ） 、 （ｌｉｅ） 、 （
ｌｌｆ） 、 （１２ｂ） 。
（１２ｃ） 、 （１２ｄ）で乗算する係数を調整する
ことで、イコライジングレベルが変化する。また、各遅
延回路（ｌｌａ） 、 （ｌｌｂ） （ｌｌｃ）（ｌｌ
ｃ） 、 （１２ａ） 、 （１２ｂ） 、 （１２ｃ
） 、 （１２ｄ）は、入力信号を１クロック分遅延（
クロック周波数２０Ｍ）ｌｚ）させるラッチ回路で構成
する。
ことで、イコライジングレベルが変化する。また、各遅
延回路（ｌｌａ） 、 （ｌｌｂ） （ｌｌｃ）（ｌｌ
ｃ） 、 （１２ａ） 、 （１２ｂ） 、 （１２ｃ
） 、 （１２ｄ）は、入力信号を１クロック分遅延（
クロック周波数２０Ｍ）ｌｚ）させるラッチ回路で構成
する。
そして、イコライザ回路（１１）及び（１２）の出力を
、（１＋Ｄ）の演算処理を行う演算処理回路（２１）に
供給し、この演算処理回路（２１）で出力データに（１
＋Ｄ）の演算処理を行い、奇数系列の演算処理されたデ
ータを得る。即ち、イコライザ回路（１１）の出力デー
タを、遅延回路（２１ａ）と（２１ｂ）との直列回路を
介して加算器（２１ｃ）の一方の入力端子に供給する。
、（１＋Ｄ）の演算処理を行う演算処理回路（２１）に
供給し、この演算処理回路（２１）で出力データに（１
＋Ｄ）の演算処理を行い、奇数系列の演算処理されたデ
ータを得る。即ち、イコライザ回路（１１）の出力デー
タを、遅延回路（２１ａ）と（２１ｂ）との直列回路を
介して加算器（２１ｃ）の一方の入力端子に供給する。
また、イコライザ回路（１２）の出力を、遅延回路（２
２ａ）を介して加算器（２１ｃ）の他方の入力端子に供
給する。そして、この加算器（２１ｃ）の加算出力を、
遅延回路（２１ｄ）を介してビタビ復号回路（２３）の
入力端子（２３ａ）に供給し、演算処理回路（２１）の
出力として、遅延回路（２１ｄ）の出力を、奇数系列の
データのビタビ復号を行うビタビ復号回路（２３）に供
給する。
２ａ）を介して加算器（２１ｃ）の他方の入力端子に供
給する。そして、この加算器（２１ｃ）の加算出力を、
遅延回路（２１ｄ）を介してビタビ復号回路（２３）の
入力端子（２３ａ）に供給し、演算処理回路（２１）の
出力として、遅延回路（２１ｄ）の出力を、奇数系列の
データのビタビ復号を行うビタビ復号回路（２３）に供
給する。
また、イコライザ回路（１１）及び（１２）の出力を、
（１＋Ｄ）の演算処理を行う演算処理回路（２２）に供
給し、この演算処理回路（２２）で出力データに（１＋
Ｄ）の演算処理を行い、偶数系列の演算処理されたデー
タを得る。即ち、奇数系列の演算処理回路（２１）を構
成する遅延回路（２１ａ）の出力を、加算器（２２ｂ）
の一方の入力端子に供給し、遅延回路（２２ａ）の出力
を、加算器（２２ｂ）の他方の入力端子に供給する。そ
して、加算器（２２ｂ）の加算出力を、遅延回路（２２
ｃ）を介してビタビ復号回路（２４）の入力端子（２４
ａ）に供給し、演算処理回路（２２）の出力として、遅
延回路（２２ｃ）の出力を、偶数系列のデータのビタビ
復号を行うビタビ復号回路（２４）に供給する。
（１＋Ｄ）の演算処理を行う演算処理回路（２２）に供
給し、この演算処理回路（２２）で出力データに（１＋
Ｄ）の演算処理を行い、偶数系列の演算処理されたデー
タを得る。即ち、奇数系列の演算処理回路（２１）を構
成する遅延回路（２１ａ）の出力を、加算器（２２ｂ）
の一方の入力端子に供給し、遅延回路（２２ａ）の出力
を、加算器（２２ｂ）の他方の入力端子に供給する。そ
して、加算器（２２ｂ）の加算出力を、遅延回路（２２
ｃ）を介してビタビ復号回路（２４）の入力端子（２４
ａ）に供給し、演算処理回路（２２）の出力として、遅
延回路（２２ｃ）の出力を、偶数系列のデータのビタビ
復号を行うビタビ復号回路（２４）に供給する。
なお、各演算処理回路（２１）及び（２２）を構成する
遅延回路（２１ａ） 、 （２１ｂ） 、 （２１ｄ）
、 （２２ａ） 、 （２２ｃ）は、入力信号を１ク
ロック分遅延（クロック周波数２０ＭＨｚ）させるラッ
チ回路で構成する。
遅延回路（２１ａ） 、 （２１ｂ） 、 （２１ｄ）
、 （２２ａ） 、 （２２ｃ）は、入力信号を１ク
ロック分遅延（クロック周波数２０ＭＨｚ）させるラッ
チ回路で構成する。
次に、本例の回路の動作について第３図〜第４図を参照
して説明すると、例えばアナログ・デジタル変換器（６
）から、第３図Ａに示すように、サンプリング周波数４
０ＭＨｚのデジタルデータａ Ｉｎ ａ ！＋ａ、・・
・・が出力されているとすると、各イコライザ回路（１
１）及び（１２）の前段のラッチ回路（４１）及び（４
２）により、第３図Ｂに示すような偶数系列のデータａ
、、ａ、・・・・と、第３図Ｃに示すような奇数系列の
データａ−１＋ａｌ ・・・・とに分離される。なお、
第３図Ｂのデータはラッチ回路（４３）の出力を示し、
第３図Ｃのデータはラッチ回路（４４）の出力を示す。
して説明すると、例えばアナログ・デジタル変換器（６
）から、第３図Ａに示すように、サンプリング周波数４
０ＭＨｚのデジタルデータａ Ｉｎ ａ ！＋ａ、・・
・・が出力されているとすると、各イコライザ回路（１
１）及び（１２）の前段のラッチ回路（４１）及び（４
２）により、第３図Ｂに示すような偶数系列のデータａ
、、ａ、・・・・と、第３図Ｃに示すような奇数系列の
データａ−１＋ａｌ ・・・・とに分離される。なお、
第３図Ｂのデータはラッチ回路（４３）の出力を示し、
第３図Ｃのデータはラッチ回路（４４）の出力を示す。
ここで、このように偶数系列のデータと奇数系列のデー
タとに分離することで、各系列のデータのサンプリング
周波数は、元のデータのサンプリング周波数の半分の２
０ＭＨ２になる。また、奇数系列のデータをラッチ回路
（４４）で遅らせることで、偶数系列のデータと奇数系
列のデータとのタイミングを合わせである。
タとに分離することで、各系列のデータのサンプリング
周波数は、元のデータのサンプリング周波数の半分の２
０ＭＨ２になる。また、奇数系列のデータをラッチ回路
（４４）で遅らせることで、偶数系列のデータと奇数系
列のデータとのタイミングを合わせである。
そして、この分離された偶数系列のデータと奇数系列の
データとを、イコライザ回路（１１）及び（１２）に供
給することで、各系列毎に個別にイコライズされたデー
タＥＱが出力される。即ち、第４図Ａに示すように、イ
コライザ回路（１１）の出力として０１点（遅延回路（
２１ａ）の出力）に、データＥ Ｑ＋、 Ｅ Ｑｓ、
Ｅ Ｑｓ・・・・が得られるとする。このとき、同じタ
イミングでイコライザ回路（１２）の出力としてｅ、点
（遅延回路（２２ａ）の出力）に、第４図Ｂに示すよう
に、データＥ Ｑ、、 Ｅ Ｑｔ、 Ｅ Ｑ。
データとを、イコライザ回路（１１）及び（１２）に供
給することで、各系列毎に個別にイコライズされたデー
タＥＱが出力される。即ち、第４図Ａに示すように、イ
コライザ回路（１１）の出力として０１点（遅延回路（
２１ａ）の出力）に、データＥ Ｑ＋、 Ｅ Ｑｓ、
Ｅ Ｑｓ・・・・が得られるとする。このとき、同じタ
イミングでイコライザ回路（１２）の出力としてｅ、点
（遅延回路（２２ａ）の出力）に、第４図Ｂに示すよう
に、データＥ Ｑ、、 Ｅ Ｑｔ、 Ｅ Ｑ。
・・・・が得られる。また更に同じタイミングで、遅延
回路（２１ｂ）の出力（ｅｓ点）として、第４図Ｃに示
すように、データＥ（Ｌ、、ＥＱ、、ＥＱｆｆ ・・・
・が得られる。
回路（２１ｂ）の出力（ｅｓ点）として、第４図Ｃに示
すように、データＥ（Ｌ、、ＥＱ、、ＥＱｆｆ ・・・
・が得られる。
このような出力状態であるとき、演算処理回路（２１）
を構成する加算器（２１ｃ）の加算出力は、０２点の信
号と０３点の信号とが加算されて、第４図りに示すよう
に、データＥＱ−１＋Ｅ口。、 ＥＱ＋＋ＥＱｚＥＱｆ
ｆ＋ＥＱ４・・・・となる。この加算出力が、（１＋Ｄ
）の演算処理がなされたデータとして、奇数系列のデー
タのビタビ復号を行うビタビ復号回路（２３）に供給さ
れる。
を構成する加算器（２１ｃ）の加算出力は、０２点の信
号と０３点の信号とが加算されて、第４図りに示すよう
に、データＥＱ−１＋Ｅ口。、 ＥＱ＋＋ＥＱｚＥＱｆ
ｆ＋ＥＱ４・・・・となる。この加算出力が、（１＋Ｄ
）の演算処理がなされたデータとして、奇数系列のデー
タのビタビ復号を行うビタビ復号回路（２３）に供給さ
れる。
また、演算処理回路（２２）を構成する加算器（２２ｂ
）の加算出力は、０１点の信号とｅ！点の信号とが加算
されて、第４図已に示すように、データＥＱ。
）の加算出力は、０１点の信号とｅ！点の信号とが加算
されて、第４図已に示すように、データＥＱ。
＋ＥＱａ、 ＥＱ３＋ ＢＱｚ、 ＥＱｓ ＋ ＥＱ４
・・・・となる。この加算出力が、（１＋Ｄ）の演算
処理がなされたデータとして、偶数系列のデータのビタ
ビ復号を行うビタビ復号回路（２４）に供給される。
・・・・となる。この加算出力が、（１＋Ｄ）の演算
処理がなされたデータとして、偶数系列のデータのビタ
ビ復号を行うビタビ復号回路（２４）に供給される。
そして、各ビタビ復号回路（２３）及び（２４）で、奇
数系列のデータと偶数系列のデータとが個別にビタビ復
号された後、工系列のデータに混合される。
数系列のデータと偶数系列のデータとが個別にビタビ復
号された後、工系列のデータに混合される。
このように本例のデータ検出回路によると、イコライズ
される前の再生信号をアナログ・デジタル変換器（６）
でデジタルデータとして検出するので、イコライザ回路
（１１）及び（１２）と（１＋Ｄ）の演算処理を行う演
算処理回路（２１）及び（２２）とを、デジタル回路と
することが出来る。従って、イコライザ回路（１１）及
び（１２）と演算処理回路（２１）及び（２２）として
、特性が安定していると共に調整が容易なデジタル回路
化できる。この場合、イコライザ回路（１１）及び（１
２）と演算処理回路（２１）及び（２２）とは、奇数系
列のデータと偶数系列のデータとに分割してデータ処理
するようにしたので、サンプリング周波数４０ＭＨｚの
デジタル映像信号が、半分の２０ＭＨｚのクロック周波
数でイコライザ回路及び（ｉ＋Ｄ）の演算処理が行われ
、比較的周波数の低いクロックで作動する簡単な回路構
成とすることができ、周波数の高いクロックで作動する
特殊な回路構成とする必要がない。
される前の再生信号をアナログ・デジタル変換器（６）
でデジタルデータとして検出するので、イコライザ回路
（１１）及び（１２）と（１＋Ｄ）の演算処理を行う演
算処理回路（２１）及び（２２）とを、デジタル回路と
することが出来る。従って、イコライザ回路（１１）及
び（１２）と演算処理回路（２１）及び（２２）として
、特性が安定していると共に調整が容易なデジタル回路
化できる。この場合、イコライザ回路（１１）及び（１
２）と演算処理回路（２１）及び（２２）とは、奇数系
列のデータと偶数系列のデータとに分割してデータ処理
するようにしたので、サンプリング周波数４０ＭＨｚの
デジタル映像信号が、半分の２０ＭＨｚのクロック周波
数でイコライザ回路及び（ｉ＋Ｄ）の演算処理が行われ
、比較的周波数の低いクロックで作動する簡単な回路構
成とすることができ、周波数の高いクロックで作動する
特殊な回路構成とする必要がない。
なお、上述実施例においては、再生データを奇数系列と
偶数系列の２チヤンネルに分けて処理するようにしたが
、３チャンネル以上に分割して、クロック周波数をより
低くするようにしても良い。
偶数系列の２チヤンネルに分けて処理するようにしたが
、３チャンネル以上に分割して、クロック周波数をより
低くするようにしても良い。
また、上述実施例ではデジタルＶＴＲの再生系回路に適
用したが、他の各種デジタル機器に適用できる。さらに
また、本発明は上述実施例に限らず、本発明の要旨を逸
脱することなく、その他種々の構成が取り得ることは勿
論である。
用したが、他の各種デジタル機器に適用できる。さらに
また、本発明は上述実施例に限らず、本発明の要旨を逸
脱することなく、その他種々の構成が取り得ることは勿
論である。
本発明によると、パーシャルレスポンス方式とビタビ復
号を適用したデジタルデータ検出装置を、比較的周波数
の低いクロックで作動する簡単な回路構成とすることが
でき、例えば反注用のデジタルＶＴＲに適用して好適で
ある。
号を適用したデジタルデータ検出装置を、比較的周波数
の低いクロックで作動する簡単な回路構成とすることが
でき、例えば反注用のデジタルＶＴＲに適用して好適で
ある。
第１図は本発明の一実施例を示す構成図、第２図は一実
施例の要部の具体例を示す構成図、第３図及び第４図は
一実施例の説明に供するタイミング図、第５図及び第６
図はパーシャルレスポンス方式の説明に供する周波数特
性図、第７図は従来例を示す構成図である。 （６）はアナログ・デジタル変換器、（１１）、 （ｉ
２）はイコライザ回路、（２１）、 （２２）は演算処
理回路、（２３）、 （２４）はビタビ復号回路である
。 代 理 人 松 隈 秀 盛 テ゛−タ分魅Ａ久紙。 第３図 イコライス′欣枯と演算処王里」欠絶。 第４図 局オ数 記針爲生り特性 第５図 １−０２の周波数特牛生 第８図
施例の要部の具体例を示す構成図、第３図及び第４図は
一実施例の説明に供するタイミング図、第５図及び第６
図はパーシャルレスポンス方式の説明に供する周波数特
性図、第７図は従来例を示す構成図である。 （６）はアナログ・デジタル変換器、（１１）、 （ｉ
２）はイコライザ回路、（２１）、 （２２）は演算処
理回路、（２３）、 （２４）はビタビ復号回路である
。 代 理 人 松 隈 秀 盛 テ゛−タ分魅Ａ久紙。 第３図 イコライス′欣枯と演算処王里」欠絶。 第４図 局オ数 記針爲生り特性 第５図 １−０２の周波数特牛生 第８図
Claims (1)
- 【特許請求の範囲】 パーシャルレスポンス方式を利用して、入力デジタルデ
ータを検出するデジタルデータ検出装置において、 上記入力デジタルデータを、偶数列のデータと奇数列の
データとに分け、この偶数列のデータと奇数列のデータ
とにより（１＋Ｄ）の演算処理をし、この演算処理され
た偶数列のデータと奇数列のデータとを個別にビタビ復
号し、このそれぞれのビタビ復号されたデータを混合す
るようにしたデジタルデータ検出装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2095653A JP2830352B2 (ja) | 1990-04-11 | 1990-04-11 | デジタルデータ検出装置 |
| US07/680,361 US5255128A (en) | 1990-04-11 | 1991-04-04 | Apparatus for detecting digital data |
| DE69123777T DE69123777T2 (de) | 1990-04-11 | 1991-04-08 | Gerät zur Detektion von digitalen Daten |
| EP91303071A EP0452064B1 (en) | 1990-04-11 | 1991-04-08 | Apparatus for detecting digital data |
| AU74326/91A AU647097B2 (en) | 1990-04-11 | 1991-04-10 | An apparatus for detecting digital data |
| KR1019910005754A KR100221891B1 (ko) | 1990-04-11 | 1991-04-11 | 입력 디지탈 데이타 검출 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2095653A JP2830352B2 (ja) | 1990-04-11 | 1990-04-11 | デジタルデータ検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03293819A true JPH03293819A (ja) | 1991-12-25 |
| JP2830352B2 JP2830352B2 (ja) | 1998-12-02 |
Family
ID=14143462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2095653A Expired - Fee Related JP2830352B2 (ja) | 1990-04-11 | 1990-04-11 | デジタルデータ検出装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5255128A (ja) |
| EP (1) | EP0452064B1 (ja) |
| JP (1) | JP2830352B2 (ja) |
| KR (1) | KR100221891B1 (ja) |
| AU (1) | AU647097B2 (ja) |
| DE (1) | DE69123777T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5357524A (en) * | 1992-02-24 | 1994-10-18 | Sony Corporation | Apparatus for converting a digital signal |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05234273A (ja) * | 1990-11-30 | 1993-09-10 | Hitachi Ltd | 信号波形の評価装置および磁気ディスク装置 |
| JP3088844B2 (ja) * | 1992-06-03 | 2000-09-18 | パイオニア株式会社 | ディジタル信号再生装置 |
| EP0595454B1 (en) * | 1992-08-27 | 1999-10-06 | Quantum Corporation | Disk drive using PRML class IV sampling data detection with digital adaptive equalization |
| DE69321066T2 (de) * | 1992-10-14 | 1999-03-18 | Sony Corp | Magnetplattengerät |
| JP3456592B2 (ja) * | 1993-05-11 | 2003-10-14 | ソニー株式会社 | 光デイスク装置 |
| US5521767A (en) * | 1993-09-17 | 1996-05-28 | Quantum Corporation | Optimized equalizer system for data recovery and timing extraction in partial response read channels |
| GB9324918D0 (en) * | 1993-12-04 | 1994-01-26 | Hewlett Packard Ltd | High-density data recording |
| JP3347468B2 (ja) * | 1994-04-20 | 2002-11-20 | キヤノン株式会社 | 情報再生装置 |
| EP0684605B1 (en) * | 1994-05-23 | 1999-10-06 | STMicroelectronics S.r.l. | Parallel architecture PRML device for processing signals from a magnetic head during a reading step of data stored on a magnetic support |
| DE69421072T2 (de) * | 1994-05-23 | 2000-04-20 | St Microelectronics Srl | Vorrichtung zur Verarbeitung von Servosignalen in einer in Parallelarchitektur ausgeführten Lesevorrichtung für Festplatten |
| US5657013A (en) * | 1994-05-25 | 1997-08-12 | Sony Corporation | Data recording apparatus |
| US5774290A (en) * | 1994-08-09 | 1998-06-30 | Canon Kabushiki Kaisha | Reproducing apparatus for varying clock frequencies based upon azimuth angles of a plurality of heads |
| JPH08329619A (ja) * | 1994-10-27 | 1996-12-13 | Hitachi Ltd | データ再生方法、データ再生装置、およびデータ再生用回路 |
| AU2001243566A1 (en) * | 2000-03-10 | 2001-09-24 | Broadcom Corporation | Architecture for very high-speed decision feedback sequence estimation |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4517610A (en) * | 1982-12-09 | 1985-05-14 | Magnetic Peripherals Inc. | Multichannel signal recovery circuit |
| US4979052A (en) * | 1987-09-29 | 1990-12-18 | Matsushita Electric Industrial Co., Ltd. | Digital signal magnetic recording/reproducing apparatus |
| JP2840747B2 (ja) * | 1988-05-25 | 1998-12-24 | ソニー株式会社 | ディジタル信号再生装置 |
| NL9002772A (nl) * | 1990-09-21 | 1992-04-16 | Philips Nv | Inrichting voor het optekenen van een digitaal informatiesignaal in een registratiedrager. |
-
1990
- 1990-04-11 JP JP2095653A patent/JP2830352B2/ja not_active Expired - Fee Related
-
1991
- 1991-04-04 US US07/680,361 patent/US5255128A/en not_active Expired - Lifetime
- 1991-04-08 DE DE69123777T patent/DE69123777T2/de not_active Expired - Fee Related
- 1991-04-08 EP EP91303071A patent/EP0452064B1/en not_active Expired - Lifetime
- 1991-04-10 AU AU74326/91A patent/AU647097B2/en not_active Ceased
- 1991-04-11 KR KR1019910005754A patent/KR100221891B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5357524A (en) * | 1992-02-24 | 1994-10-18 | Sony Corporation | Apparatus for converting a digital signal |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0452064A3 (en) | 1993-11-24 |
| EP0452064A2 (en) | 1991-10-16 |
| JP2830352B2 (ja) | 1998-12-02 |
| AU647097B2 (en) | 1994-03-17 |
| KR100221891B1 (ko) | 1999-09-15 |
| DE69123777T2 (de) | 1997-04-17 |
| AU7432691A (en) | 1991-10-17 |
| US5255128A (en) | 1993-10-19 |
| DE69123777D1 (de) | 1997-02-06 |
| EP0452064B1 (en) | 1996-12-27 |
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