JPH03291942A - ヘテロ接合半導体装置の製造方法 - Google Patents
ヘテロ接合半導体装置の製造方法Info
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- JPH03291942A JPH03291942A JP9353390A JP9353390A JPH03291942A JP H03291942 A JPH03291942 A JP H03291942A JP 9353390 A JP9353390 A JP 9353390A JP 9353390 A JP9353390 A JP 9353390A JP H03291942 A JPH03291942 A JP H03291942A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ヘテロ接合半導体装置、例えばヘテロ接合バイポーラト
ランジスタの製造方法に関し、接合容量の低減が容易で
あるヘテロ接合バイポーラトランジスタの製造方法を提
供することを目的とし、 基板上に下層よりコレクタ層、ベース層、エミッタ層を
順次形成する工程と、該コレクタ層及びエミッタ層を選
択的にサイドエツチングし、核層の側面に窪みを設ける
ことにより該ベース層の側面を突出させる工程と、該ベ
ース層の側面が露出するように、絶縁膜を該基板上及び
該窪み内に形成する工程と、該ベース層の側面に接する
ように、ベース電極を形成する工程とを含むように構成
する。
ランジスタの製造方法に関し、接合容量の低減が容易で
あるヘテロ接合バイポーラトランジスタの製造方法を提
供することを目的とし、 基板上に下層よりコレクタ層、ベース層、エミッタ層を
順次形成する工程と、該コレクタ層及びエミッタ層を選
択的にサイドエツチングし、核層の側面に窪みを設ける
ことにより該ベース層の側面を突出させる工程と、該ベ
ース層の側面が露出するように、絶縁膜を該基板上及び
該窪み内に形成する工程と、該ベース層の側面に接する
ように、ベース電極を形成する工程とを含むように構成
する。
本発明はへテロ接合半導体装置、例えばヘテロ接合バイ
ポーラトランジスタの製造方法に関する。
ポーラトランジスタの製造方法に関する。
近年、異種半導体同士を接続したヘテロ接合半導体装置
が数多く開発されてきている。その中でもヘテロ接合バ
イポーラトランジスタ（以後ＨＢＴと表記）は、ベース
層の薄膜化、高濃度化等が可能であることから、高効率
、高速動作が可能である素子である。
が数多く開発されてきている。その中でもヘテロ接合バ
イポーラトランジスタ（以後ＨＢＴと表記）は、ベース
層の薄膜化、高濃度化等が可能であることから、高効率
、高速動作が可能である素子である。
しかしその能力を充分に引き出すためには、素子各部の
コンタクト抵抗や、接合容量の低減を図らなければなら
ない。
コンタクト抵抗や、接合容量の低減を図らなければなら
ない。
第３図は、従来のＨＢＴの自己整合による製造方法を製
造工程順に示す断面図である。
造工程順に示す断面図である。
図中１は基板、２はサブコレクタ層、３はコレクタ層、
３ａはコレクタ電極、４はベース層、４ａはベース電極
、５はエミッタ層、５ａはエミッタ電極である。６はエ
ミッタ層５とエミッタ電極５ａとのコンタクトを向上さ
せるためのキャップ層であり、７はベース電極４ａをエ
ミッタ層５、キャップ層６、エミッタ電極５ａ等から分
離するためのサイドウオールである。また８は、イオン
注入によって形成されるイオン注入領域であり、絶縁部
である。
３ａはコレクタ電極、４はベース層、４ａはベース電極
、５はエミッタ層、５ａはエミッタ電極である。６はエ
ミッタ層５とエミッタ電極５ａとのコンタクトを向上さ
せるためのキャップ層であり、７はベース電極４ａをエ
ミッタ層５、キャップ層６、エミッタ電極５ａ等から分
離するためのサイドウオールである。また８は、イオン
注入によって形成されるイオン注入領域であり、絶縁部
である。
以下に従来のＨＢＴの製造方法を製造工程順に詳しく説
明する。
明する。
第３図（ａ）参照
基板１上にサブコレクタ層２、コレクタ層３、ベース１
ｗ４、エミッタ層５、キャップ層６を順に形成する。
ｗ４、エミッタ層５、キャップ層６を順に形成する。
キャップ層６上において選択的に蒸着を行い、エミッタ
電極５ａを形成する。
電極５ａを形成する。
次いで該エミッタ電極５ａをマスクとして、ベース層４
が露出するまでエツチングを行う。
が露出するまでエツチングを行う。
第３図（ｂ）参照
全面に絶縁膜を形成した後、ミリングによりサイドウオ
ール７を形成する。
ール７を形成する。
次いで半導体装置表面よりコレクタ層３にイオン注入を
行い（矢印）、選択的にイオン注入領域８を形成する。
行い（矢印）、選択的にイオン注入領域８を形成する。
この際エミッタ電極５ａがマスクとなるため、エミッタ
電極５ａ下のコレクタ層３にはイオンは注入されない。
電極５ａ下のコレクタ層３にはイオンは注入されない。
またこの結果イオン注入領域８は高抵抗化し、実質的に
絶縁部となる。
絶縁部となる。
第３図（Ｃ）参照
ベース層４より選択的なエツチングを行い、サブコレク
タ層２を露出させる。
タ層２を露出させる。
次いで露出したサブコレクタ層２上において選択的に蒸
着を行い、コレクタ電極３ａを形成する。
着を行い、コレクタ電極３ａを形成する。
第３図（ｄ）参照
選択的に蒸着を行うことにより、ベース層４上にベース
電極４ａを形成する。この時エミッタ電極５ａをマスク
として自己整合的にベース電極４ａを形成しているため
、同時にエミッタ電極５ａも厚膜化されている。ただし
他の領域は他のマスクにて遮蔽しているため、コレクタ
電極３ａは厚膜化されることはない。
電極４ａを形成する。この時エミッタ電極５ａをマスク
として自己整合的にベース電極４ａを形成しているため
、同時にエミッタ電極５ａも厚膜化されている。ただし
他の領域は他のマスクにて遮蔽しているため、コレクタ
電極３ａは厚膜化されることはない。
以上の工程により、ＨＢＴが製造される。
ここで一般論として、半導体素子の高速性を高めるため
には接合容量を極力抑える必要があり、ＨＢＴにおいて
もこれは同様である。
には接合容量を極力抑える必要があり、ＨＢＴにおいて
もこれは同様である。
従来の製造方法を適用したＨＢＴは、ベース電極４ａを
ベース層４上に配置する都合上、エミッタ層５に比べて
ベース層４、コレクタ層３の面積が広くなっている。こ
のためベース・コレクタ間の接合面積が、ベース・エミ
ッタ間の接合面積よりも大きくなっていた。
ベース層４上に配置する都合上、エミッタ層５に比べて
ベース層４、コレクタ層３の面積が広くなっている。こ
のためベース・コレクタ間の接合面積が、ベース・エミ
ッタ間の接合面積よりも大きくなっていた。
従ってこのような）ＩＢＴにおいては、ベース・コレク
タ間の接合容量が増加しないように、前述の如（コレク
タ層３に選択的にイオンを注入している。これにより該
コレクタＮ３を選択的に絶縁化して、ベース・コレクタ
間の実質的な接合面積を抑えているのである。
タ間の接合容量が増加しないように、前述の如（コレク
タ層３に選択的にイオンを注入している。これにより該
コレクタＮ３を選択的に絶縁化して、ベース・コレクタ
間の実質的な接合面積を抑えているのである。
この際にコレクタ層３に注入するイオンとしては、Ｈ”
、Ｂ″″、０″″、Ｃｒ″といったイオンが用いられて
いる。
、Ｂ″″、０″″、Ｃｒ″といったイオンが用いられて
いる。
しかしながらＨ”、Ｂ”といったイオンを注入した場合
、絶縁化したイオン注入領域８は、各種熱処理工程を経
るにつれて次第に低抵抗化してしまうという問題が存在
した。
、絶縁化したイオン注入領域８は、各種熱処理工程を経
るにつれて次第に低抵抗化してしまうという問題が存在
した。
また０“、Ｃｒ４といったイオンを注入する場合は、同
イオンの注入工程において、注入する深さの制御が困難
であるという問題が存在した。
イオンの注入工程において、注入する深さの制御が困難
であるという問題が存在した。
従ってイオン注入によるコレクタ層３の絶縁化は非常に
難しく、ベース・コレクタ間の接合容量低減は困難であ
った。
難しく、ベース・コレクタ間の接合容量低減は困難であ
った。
本発明は、接合容量の低減が容易であるＨＢＴの製造方
法を提供することを目的とする。
法を提供することを目的とする。
本発明は上記課題を解決するために、基板上に下層より
コレクタ層、ベース層、エミッタ層を順次形成する工程
と、該コレクタ層及びエミッタ層を選択的にサイドエツ
チングし、核層の側面に窪みを設けることにより該ベー
ス層の側面を突出させる工程と、該ベース層の側面が露
出するように、絶縁膜を該基板上及び該窪み内に形成す
る工程と、該ベース層の側面に接するように、ベース電
極を形成する工程とを含むようにヘテロ接合半導体装置
を製造する。
コレクタ層、ベース層、エミッタ層を順次形成する工程
と、該コレクタ層及びエミッタ層を選択的にサイドエツ
チングし、核層の側面に窪みを設けることにより該ベー
ス層の側面を突出させる工程と、該ベース層の側面が露
出するように、絶縁膜を該基板上及び該窪み内に形成す
る工程と、該ベース層の側面に接するように、ベース電
極を形成する工程とを含むようにヘテロ接合半導体装置
を製造する。
或いは前記へテロ接合半導体装置の製造方法において、
エミッタ層とコレクタ層とを入れ換えて製造する。
エミッタ層とコレクタ層とを入れ換えて製造する。
本発明のＨＢＴの製造方法では、ベース電極をベース層
の側面に接続しているために、ベース層、コレクタ層を
エミッタ層程度の面積に抑えることが可能となっている
。
の側面に接続しているために、ベース層、コレクタ層を
エミッタ層程度の面積に抑えることが可能となっている
。
従ってベース・コレクタ間の接合面積”も必然的に狭く
なり、ベース・コレクタ間の接合容量を抑えることがで
きるのである。
なり、ベース・コレクタ間の接合容量を抑えることがで
きるのである。
〔実施例］
（ａ）第一の実施例の説明
第１図は本発明の第一の実施例を製造工程順に示す断面
図であり、ダブルへテロ構造のＨＢＴの自己整合による
製造方法を示している。
図であり、ダブルへテロ構造のＨＢＴの自己整合による
製造方法を示している。
図中第３図と同一のものは同一の符号で示しており、８
は絶縁膜で、第一の絶縁膜８ａ、第二の絶縁膜８ｂから
なっている。
は絶縁膜で、第一の絶縁膜８ａ、第二の絶縁膜８ｂから
なっている。
以下に本実施例を製造工程順に詳しく説明する。
第１図（ａ）参照
例えばＧａＡｓ基板１上においてＭＯＣＶＤ法を適用し
、例えばｎ” −ＧａＡｓサブコレクタ層２を５０００
人程度形成−Ａｊ！ＧａＡｓコレクタ層３を５０００人
程度形成−ＣａＡｓベース層４を１０００人程度形成−
ＡｊＩＣ；ａＡｓエミッタ層５を１５００人程度形成”
−ＧａＡｓキ’ｒｙブ層６を１０００人程度続けて形
成する。
、例えばｎ” −ＧａＡｓサブコレクタ層２を５０００
人程度形成−Ａｊ！ＧａＡｓコレクタ層３を５０００人
程度形成−ＣａＡｓベース層４を１０００人程度形成−
ＡｊＩＣ；ａＡｓエミッタ層５を１５００人程度形成”
−ＧａＡｓキ’ｒｙブ層６を１０００人程度続けて形
成する。
キャップ層６上に例えばＷＳｔからなるエミッタ電極５
ａを、選択的に３０００〜４０００λ程度蒸着形成する
。
ａを、選択的に３０００〜４０００λ程度蒸着形成する
。
次いでエミッタ電極５ａをマスクとして選択的にエツチ
ングを行い、コレクタ層３を露出させる。
ングを行い、コレクタ層３を露出させる。
第１図（ｂ）参照
例えばＡｊ２ＧａＡｓとＧａＡｓとでエツチングレート
が異なるエツチング液を適用し、半導体装置全面をウェ
ットエツチングする。同工程によりサブコレクタ層２を
露出させると共に、コレクタ層３及びエミッタ層５の側
面をサイドエツチングし、ベース層４の側面を突出させ
る程度の窪みを両層３．５側面に形成する。
が異なるエツチング液を適用し、半導体装置全面をウェ
ットエツチングする。同工程によりサブコレクタ層２を
露出させると共に、コレクタ層３及びエミッタ層５の側
面をサイドエツチングし、ベース層４の側面を突出させ
る程度の窪みを両層３．５側面に形成する。
第１図（ｃ）参照
例えばプラズマＣＶＤ法を適用し、半導体装置全面にＳ
ｉＯ□からなる第一の絶縁膜８ａを５０００人程度形成
する。
ｉＯ□からなる第一の絶縁膜８ａを５０００人程度形成
する。
次いで、サブコレクタ層２上以外に形成された第一の絶
縁膜８ａを、ウェットエツチングにより選択的に除去す
る。
縁膜８ａを、ウェットエツチングにより選択的に除去す
る。
第１図（ｄ）参照
例えば再度プラズマＣＶＤ法を適用し、半導体装置全面
に再度ＳｉＯ□からなる第二の絶縁膜８ｂを２０００λ
程度形成する。
に再度ＳｉＯ□からなる第二の絶縁膜８ｂを２０００λ
程度形成する。
第１図（ｅ）参照
例えばミリングにより、サブコレクタ層２上及び前記窪
み内以外に形成されている絶縁ｌＩ！！８を選択的に除
去する。絶縁膜８の形成を２度に分けて行うのは、サブ
コレクタ層２上の絶縁膜８を厚膜化するためである。
み内以外に形成されている絶縁ｌＩ！！８を選択的に除
去する。絶縁膜８の形成を２度に分けて行うのは、サブ
コレクタ層２上の絶縁膜８を厚膜化するためである。
第１図（ｆ）参照
サブコレクタ層２上に露出している絶縁膜８を選択的に
エツチングし、サブコレクタ層２を露出させる。
エツチングし、サブコレクタ層２を露出させる。
次いで露出したサブコレクタ層２上に、選択的にコレク
タ電極３ａを蒸着形成する。このコレクタ電極３ａは、
例えばＡｕＣｅ／Ｔｉ／Ａｕの３層構造であり、それぞ
れの厚さは例えば５００／３００／３５００λ程度であ
る。
タ電極３ａを蒸着形成する。このコレクタ電極３ａは、
例えばＡｕＣｅ／Ｔｉ／Ａｕの３層構造であり、それぞ
れの厚さは例えば５００／３００／３５００λ程度であ
る。
次いで３００〜４００°Ｃにて熱処理を行い、エミッタ
電極５ａ及びコレクタ電極３ａより該電極下層に対して
不純物拡散を行う。この際エミッタ電極５ａからはＳｔ
が、コレクタ電極３ａからはＧｅが拡散され、画電極下
にはコンタクト層（図示せず）が形成される。
電極５ａ及びコレクタ電極３ａより該電極下層に対して
不純物拡散を行う。この際エミッタ電極５ａからはＳｔ
が、コレクタ電極３ａからはＧｅが拡散され、画電極下
にはコンタクト層（図示せず）が形成される。
第１図（ｇ）参照
絶縁膜８上において、ベースＪｉ４の側面に接するよう
に選択的にベース電極４ａを蒸着形成する。
に選択的にベース電極４ａを蒸着形成する。
この際ベース電極４ａは厚膜化された絶縁膜８によって
底上げされ、ベース層４の側面に接続される。またこの
ベース電極４ａは、−例えばＴ ｉ ／ Ｐｔ ／ Ａ
ｕの３層構造であり、それぞれの厚さは例えば１００
／９００／１０００λ程度である。
底上げされ、ベース層４の側面に接続される。またこの
ベース電極４ａは、−例えばＴ ｉ ／ Ｐｔ ／ Ａ
ｕの３層構造であり、それぞれの厚さは例えば１００
／９００／１０００λ程度である。
この時エミッタ電極５ａをマスクとして自己整合的にベ
ース電ｆｉ１４ａを形成しているため、同時にエミッタ
電極５ａも厚膜化されている。ただし他の領域は他のマ
スクにて遮蔽しているため、コレクタ電極３ａは厚膜化
されることはない。
ース電ｆｉ１４ａを形成しているため、同時にエミッタ
電極５ａも厚膜化されている。ただし他の領域は他のマ
スクにて遮蔽しているため、コレクタ電極３ａは厚膜化
されることはない。
以上の工程により、ダブルへテロ構造のＨＢＴを製造す
る。
る。
ら）第二の実施例の説明
第２図は本発明の第二の実施例を製造工程順に示す断面
図であり、シングルへテロ構造のＨＢＴの自己整合によ
る製造方法を示している。また図中第１図と同一のもの
は同一の符号で示している。
図であり、シングルへテロ構造のＨＢＴの自己整合によ
る製造方法を示している。また図中第１図と同一のもの
は同一の符号で示している。
以下に本実施例を製造工程順に詳しく説明する。
第２図＜ａ＞参照
例えばＧａＡｓ基板１上においてＭＯＣＶＤ法を適用し
、例えばｎ” −ＧａＡｓサブコレクタ層２を５０００
λ程度、ｎ−ＧａＡｓコレクタ層３を５０００λ程度、
ｐ−ＧａＡｓベース層４を１０００λ程度、ｎ−ＡｌＧ
ａＡｓ：Ｌミッタ層５を１５００λ程度、ｎ″″−Ｇａ
Ａｓキャ７ブ層６を１０００λ程度続けて形成する。
、例えばｎ” −ＧａＡｓサブコレクタ層２を５０００
λ程度、ｎ−ＧａＡｓコレクタ層３を５０００λ程度、
ｐ−ＧａＡｓベース層４を１０００λ程度、ｎ−ＡｌＧ
ａＡｓ：Ｌミッタ層５を１５００λ程度、ｎ″″−Ｇａ
Ａｓキャ７ブ層６を１０００λ程度続けて形成する。
次いでキャップ層６上に、例えばＷＳｉからなるエミッ
タ電極５ａを選択的に３０００〜４０００λ程度蒸着形
成する。
タ電極５ａを選択的に３０００〜４０００λ程度蒸着形
成する。
次いでエミッタ電極５ａをマスクとして選択的にエツチ
ングを行い、エミッタ層５を露出させる。
ングを行い、エミッタ層５を露出させる。
ここで選択的なウェットエツチングを行い、ベース層４
を露出させると共に、エミッタ層５の側面をキャップ層
６の側端よりも多少深くサイドエツチングする。
を露出させると共に、エミッタ層５の側面をキャップ層
６の側端よりも多少深くサイドエツチングする。
第２図（ｂ）参照
露出しているベース層４を選択的にドライエツチングし
、コレクタ層３を露出させる。
、コレクタ層３を露出させる。
例えばプラズマＣＶＤ法を適用し、半導体装置全面にＳ
ｉｎ、からなる絶縁膜２０００λ程度形成する。
ｉｎ、からなる絶縁膜２０００λ程度形成する。
次いでミリングにより、エミッタ電極５ａ及びコレクタ
層３上の絶縁膜を除去することで、サイドウオール７を
形成する。
層３上の絶縁膜を除去することで、サイドウオール７を
形成する。
第２図（ｃ）参照
ここで選択的なウェットエツチングを行い、サブコレク
タ層２を露出させると共に、ベース層４下部のコレクタ
層３においてもエミッタ層５と同程度までサイドエツチ
ングする。この結果、エミッタ層５、コレクタ層３に挟
まれる形でベース層４の側面が突出する形になる。
タ層２を露出させると共に、ベース層４下部のコレクタ
層３においてもエミッタ層５と同程度までサイドエツチ
ングする。この結果、エミッタ層５、コレクタ層３に挟
まれる形でベース層４の側面が突出する形になる。
第２図（ｂ）工程においてサイドウオール７を形成した
理由は、本工程によりコレクタ層３より上に形成されて
いる層がエツチングされることを防止するためである。
理由は、本工程によりコレクタ層３より上に形成されて
いる層がエツチングされることを防止するためである。
次いでサイドウオール７を除去した後、第一の実施例に
おける第１図（Ｃ）工程以後と同一の工程にて、シング
ルへテロ構造のＨＢＴを製造することができる。
おける第１図（Ｃ）工程以後と同一の工程にて、シング
ルへテロ構造のＨＢＴを製造することができる。
（Ｃ）他の実施例の説明
上述してきた実施例では、下層よりコレクタ層、ベース
層、エミッタ層を形成していた。しかしながらこれは逆
の構成でもよく、即ち下層よりエミッタ層、ベース層、
コレクタ層を形成してもよい。
層、エミッタ層を形成していた。しかしながらこれは逆
の構成でもよく、即ち下層よりエミッタ層、ベース層、
コレクタ層を形成してもよい。
また上述の実施例では、化合物半導体としてＧａＡｓ、
Ａｊ！ＧａＡｓを用いている。しかしこれは使用する化
合物半導体を限定するものではなく、例えばＩｎＧａＡ
ｓ、、ＩｎＡ／！ＧａＡｓ等を用いてもよい。
Ａｊ！ＧａＡｓを用いている。しかしこれは使用する化
合物半導体を限定するものではなく、例えばＩｎＧａＡ
ｓ、、ＩｎＡ／！ＧａＡｓ等を用いてもよい。
以上本発明を実施例により説明したが、本発明は本発明
の趣旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。
の趣旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。
以上説明したように本発明によれば、ベース・コレクタ
間の接合面積を確実に縮小することができるという効果
を奏する。
間の接合面積を確実に縮小することができるという効果
を奏する。
従ってベース・コレクタ間の接合容量を低減させること
ができることから、係わるヘテロ接合半導体装置の性能
向上に寄与するところが大きい。
ができることから、係わるヘテロ接合半導体装置の性能
向上に寄与するところが大きい。
第１図は本発明の第一の実施例を製造工程順に示す説明
図、 第２図は本発明の第二の実施例を製造工程順に示す説明
図、 第３図は従来の）（ＢＴの製造方法を製造工程順に示す
断面図である。 図中、１．、、、基板、 ２、。 ３、。 ３ａ。 ４、。 ４ａ。 ５、。 ５ａ。 ６、。 ７、。 ８、。 サブコレクタ層、 コレクタ層、 コレクタ電極、 ベース層、 ベース電極、 エミッタ層、 エミッタ電極、 キャップ層、 サイドウオール、 イオン注入領域。 （ｃＬ） 、ζｎ （１）） 本発明の第一の黄施イデｌｔ％￥造工４呈１項１２示寸
断面図 第 １図（イの１） （Ｃ） （ｄ） 本発明の第一の東旋Ａ列に梨盛工程用勇ｌ；元寸吋面日 第１図（イハ２） （ｅ） （ｆ） （８） 第１図（イの３） （α） （ｂ） （Ｃ） 第 ？ 図 （（１） （ｂ） イ芙来のＨＢ’Ｔ ／）へ４賢演ムビ緊造エネｖ１・１
勇に示す！Ｉ′Ｉ面図 第３図瘉の１）
図、 第２図は本発明の第二の実施例を製造工程順に示す説明
図、 第３図は従来の）（ＢＴの製造方法を製造工程順に示す
断面図である。 図中、１．、、、基板、 ２、。 ３、。 ３ａ。 ４、。 ４ａ。 ５、。 ５ａ。 ６、。 ７、。 ８、。 サブコレクタ層、 コレクタ層、 コレクタ電極、 ベース層、 ベース電極、 エミッタ層、 エミッタ電極、 キャップ層、 サイドウオール、 イオン注入領域。 （ｃＬ） 、ζｎ （１）） 本発明の第一の黄施イデｌｔ％￥造工４呈１項１２示寸
断面図 第 １図（イの１） （Ｃ） （ｄ） 本発明の第一の東旋Ａ列に梨盛工程用勇ｌ；元寸吋面日 第１図（イハ２） （ｅ） （ｆ） （８） 第１図（イの３） （α） （ｂ） （Ｃ） 第 ？ 図 （（１） （ｂ） イ芙来のＨＢ’Ｔ ／）へ４賢演ムビ緊造エネｖ１・１
勇に示す！Ｉ′Ｉ面図 第３図瘉の１）
Claims (1)
- 【特許請求の範囲】 １、基板（１）上に、下層よりコレクタ層（３）ベース
層（４）、エミッタ層（５）を順次形成する工程と、 該コレクタ層（３）及びエミッタ層（５）を選択的にサ
イドエッチングし、該層（３）、（５）の側面に窪みを
設けることにより該ベース層（４）の側面を突出させる
工程と、 該ベース層（４）の側面が露出するように、絶縁膜（８
）を該基板（１）上及び該窪み内に形成する工程と、 該ベース層（４）の側面に接するように、ベース電極（
４ａ）を形成する工程を含むことを特徴とするヘテロ接
合半導体装置の製造方法。 ２、基板（１）上に、下層よりエミッタ層（５）、ベー
ス層（４）、コレクタ層（３）を順次形成する工程と、 該コレクタ層（３）及びエミッタ層（５）を選択的にサ
イドエッチングし、該層（３）、（５）の側面に窪みを
設けることにより該ベース層（４）の側面を突出させる
工程と、 該ベース層（４）の側面が露出するように、絶縁膜（８
）を該基板（１）上及び該窪み内に形成する工程と、 該ベース層（４）の側面に接するように、ベース電極（
４ａ）を形成する工程を含むことを特徴とするヘテロ接
合半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9353390A JPH03291942A (ja) | 1990-04-09 | 1990-04-09 | ヘテロ接合半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9353390A JPH03291942A (ja) | 1990-04-09 | 1990-04-09 | ヘテロ接合半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03291942A true JPH03291942A (ja) | 1991-12-24 |
Family
ID=14084936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9353390A Pending JPH03291942A (ja) | 1990-04-09 | 1990-04-09 | ヘテロ接合半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03291942A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5434091A (en) * | 1992-10-30 | 1995-07-18 | Texas Instruments Incorporated | Method for making collector up bipolar transistors having reducing junction capacitance and increasing current gain |
| US5436475A (en) * | 1990-09-20 | 1995-07-25 | Siemens Aktiengesellschaft | Bipolar transistor for high power in the microwave range |
| US5445976A (en) * | 1994-08-09 | 1995-08-29 | Texas Instruments Incorporated | Method for producing bipolar transistor having reduced base-collector capacitance |
| US5485025A (en) * | 1994-12-02 | 1996-01-16 | Texas Instruments Incorporated | Depleted extrinsic emitter of collector-up heterojunction bipolar transistor |
| US5525818A (en) * | 1992-08-31 | 1996-06-11 | Texas Instruments Incorporated | Reducing extrinsic base-collector capacitance |
| US5572049A (en) * | 1995-04-14 | 1996-11-05 | Hughes Aircraft Company | Multi-layer collector heterojunction transistor |
| US5729033A (en) * | 1995-06-06 | 1998-03-17 | Hughes Electronics | Fully self-aligned submicron heterojunction bipolar transistor |
-
1990
- 1990-04-09 JP JP9353390A patent/JPH03291942A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436475A (en) * | 1990-09-20 | 1995-07-25 | Siemens Aktiengesellschaft | Bipolar transistor for high power in the microwave range |
| US5525818A (en) * | 1992-08-31 | 1996-06-11 | Texas Instruments Incorporated | Reducing extrinsic base-collector capacitance |
| US5789301A (en) * | 1992-08-31 | 1998-08-04 | Triquint Semiconductor, Inc. | Method for reducing extrinsic base-collector capacitance |
| US5434091A (en) * | 1992-10-30 | 1995-07-18 | Texas Instruments Incorporated | Method for making collector up bipolar transistors having reducing junction capacitance and increasing current gain |
| US5445976A (en) * | 1994-08-09 | 1995-08-29 | Texas Instruments Incorporated | Method for producing bipolar transistor having reduced base-collector capacitance |
| US5485025A (en) * | 1994-12-02 | 1996-01-16 | Texas Instruments Incorporated | Depleted extrinsic emitter of collector-up heterojunction bipolar transistor |
| US5572049A (en) * | 1995-04-14 | 1996-11-05 | Hughes Aircraft Company | Multi-layer collector heterojunction transistor |
| US5729033A (en) * | 1995-06-06 | 1998-03-17 | Hughes Electronics | Fully self-aligned submicron heterojunction bipolar transistor |
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