JPH0329179A - メモリ回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路装置に関し、特に書き込み開始
時刻と読み出し開始時刻の時間差を利用して書き込み動
作と読み出し動作を同時にできるようにしたＦＩＦＯ方
式のメモリ回路装置に間する。

［従来の技術］ 従来この種の技術としては、第４図に示すようなものが
ある。このメモリ回路装置の構成としては、デュアルボ
ートメモリ５とライトアドレスカウンタ６とリードアド
レスカウンタ７からなる。

ライトアドレスカウンタ６はクロックＣＬＫ２が人力さ
れるごとにカウントアップされ、ライトアドレス信号Ｗ
２としてデュアルボートメモリ５に出力する。デュアル
ボートボートメモリ５の２つのボートのうちの一方のボ
ートは外部から入力される第１のライトイネーブル信号
Ｗｆｒをロウレベルにすることにより書き込み専用のボ
ートとなり、ライトアドレス信号Ｗ２に従って、メモリ
アドレスのＯ番地からシーケンシャルに人力データＤＩ
Ｎ２を書き込んでいく。

一方、リードアドレスカウンタ７は外部から人力される
読み出し信号ＲＥとクロックＣＬＫ２を入力し、読み出
し信号ＲＥがハイレベルになるとクロックＣＬＫ２のカ
ウントを始め、リードアドレス信号Ｒ２としてデュアル
ボートメモリ５に出力する。デュアルボートメモリ５の
書き込み専用のボート以外のもう】つのボートは外部か
ら入力される第２のライトイネーブル信号Ｗ丁万をハイ
レベルにすることにより読み出し専用のボートとなり、
リードアドレス信号Ｒ２に従って、メモリアドレスのＯ
番地からシーケンシャルに出力データＤＯＵＴ２を読み
出していく。このときデータの読み書きはともに同一の
クロックＣＬＫに同期して行われるために、メモリアド
レスのｎ番地にデータを書き込んでいる時、読み出しが
メモリアドレスの（ｎ−Ｑ）番地のデータに対して行わ
れているとすれば、書き込みが（ｎ＋ｍ）番地に対して
行われている時は、読み出しは（ｒｌ−Ｑ＋ｍ）番地に
対して行われることになる。すなわち、書き込み動作と
読み出し動作は常に丈番地分の差があることになる。

このため、データ書き込み開始後、ライトアドレスカウ
ンタ６の出力値Ｗ２がオーバーフローするまでに読み出
しを開始すれば（すなわち読み出し信号ＲＥをハイレベ
ルにセットすれば）上述した例を用いるとライトアドレ
スカウンタ６の出力値Ｗ２がオーバフローして再びＯに
なり、メモリアドレスのＯ番地に新しいデータをオーバ
ーライトしても読み出し動作は書き込み動作より常に免
番地分の遅れを保持して行われているので、そのときに
は読み出しはすでにメモリアドレスの（最大値一見＋】
）番地までのデータを読み出し終えていることになり、
書き込まれたデータを取りこぼすことなく読み出せるこ
とになる。

［発明が解決しようとする課Ｂ］ 上述した従来のメモリ回路装置は、デュアルボートメモ
リを使用しているために、シングルポートメモリを使用
する場合に比べてメモリ部の面積が増大するという欠点
がある。

また、上述した従来のメモリ回路装置は読み出すタイミ
ングを予め設定できないという欠点がある。

本発明は上記従来の欠点を合理的に解決したメモリ回路
装置を提供することを目的とする。

（発明の従来技術に対する相違点］ 上述した従来のメモリ回路装置に対し、本発明は、シン
グルポートメモリを使用し、また、読み出すタイミング
を予め任意に設定できるように複数の読み出しタイミン
グ設定の手段を備えているという相違点を有する。

［課題を解決するための手段］ 本発明のメモリ回路装置は、シングルポートメモリと、
読み出しタイミング設定部と、メモリ制御部とを備えた
メモリ回路装置であって、前記読み出しタイミング設定
部は、シングルポートメモリ内のデータを読み出すため
の設定器と、時刻を指定して前記データを読み出すため
の設定器と、瞬時に前記データを読み出すためのスイッ
チとを備え、シングルポートメモリ内のデータを読み出
すタイミングを任意に設定し、前記メモリ制御部は、シ
ングルポートメモリ内にデータを読み書きするためのリ
ードアドレスカウンタおよびライトアドレスカウンタと
、リードアドレスカウンタの出力あるいはライトアドレ
スカウンタの出力のどちらか一方を選択してシングルポ
ートメモリに対し出力する選択器とを備えていることを
特徴とする。

［実施例］ 次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

本実施例の主要構成としては、シングルポートメモリ１
と読み出しタイミング設定部２とメモリ制御部３とフリ
ップフロップ４からなる。読み出しタイミング設定部２
は、アドレス設定器２０と時刻設定器２１とアドレス変
換器２２と選択器２３と読み出しスイッチ２４とインバ
ータゲート２５で構成されている。メモリ制御部３はラ
イトアドレスカウンタ３０とリードアドレスカウンタ３
１と選択器３２とフリップフロップ３３とフリップフロ
ップ３４とＯＲゲート３５と比較器３６で構成されてい
る。アドレス設定器２０は複数個のスイッチで構成され
ており、メモリアドレスの値を直接設定できるようにな
っている。アドレス設定器２０で設定されたメモリアド
レスは、アドレス信号２ａとして選択器２３に出力され
る。時刻設定器２ｌは通常のタイムスイッチであり、時
刻設定器２１で設定された時刻ｔは割り算器で構成され
たアドレス変換器２２で■式によりアドレス信号２ｂに
変換され選択器２３に出力される。

（アドレス信号２ｂ） ＝（設定時刻ｔ）÷（クロツクＣＬＫの周期×２）・　
・　・　・　・　・　・　・　・　・　・　・　・　・
　・　・　・　・　・　・　・■ここで、クロックＣ　
Ｌ　Ｋは外部から入力され、フリップフロツプ３４，Ｏ
Ｒゲート３５の人力となるものである。選択器２３は外
部からの切換信号Ｓ１によりアドレス信号２ａあるいは
アドレス信号２ｂのどちらか一方を選択してアドレス信
号２Ｃとして比較器３６に出力する。フリップフロップ
３４はクロツクＣＬＫを１／２に分周してパルスＱ１を
ライトアドレスカウンタ３０とリードアドレスカウンタ
３ｌと選択器３２とフリップフロップ４に出力するとと
もにバルスＱ１の反転パルスＵをＯＲゲート３５に出力
する。ライトアドレスカウンタ３０はバルスＱｌが人力
されるごとにカウントアップされ、ライトアドレス信号
Ｗ１として選択器３２と比較器３６に出力する。比較器
３６はアドレス信号２Ｃとライトアドレス信号Ｗｌを比
較して一致したときに出力信号３ｂをハイレベルにセッ
トしてフリップフロップ３３に出力する。フリップフロ
ップ３３は信号３ｂがハイレベルになると出力信号３ａ
をロウレベルからハイレベルにセットし、ハイレベルの
状態を保持する。また、読み出しスイッチ２４をオンに
するとインバータゲート２５の出力２ｄがロウレベルか
らハイレベルになり、フリップフロップ３３は信号２ｄ
を人力して出力信号３ａをロウレベルからハイレベルに
セットし、ハイレベルの状態を保持する。リードアドレ
スカウンタ３ｌは信号３ａとバルスＱ１を人力し、信号
３ａがハイレベルになるとパルスＱｌのカウントを始め
てリードアドレス信号Ｒｌとして選択器３２に出力する
。選択器３２はバルスＱ１がハイレベルのときはライト
アドレス信号Ｗ１をバルスＱ１がロウレベルの時はリー
ドアドレス信号Ｒ１を選択してアドレス信号ＡＤＨとし
てシングルポートメモリｌに出力する。

ＯＲゲート３５は反転パルスＵとクロックＣＬＫを人力
し、論理演算してライトイネーブル信号ＷＥ−としてシ
ングルポートメモリ１に出力する。

シングルポートメモリ１は、ライトイネーブル信号ＷＴ
がロウレベルの時はアドレス信号ＡＤＨのとし示すメモ
リアドレスにクロックＣＬＫの２倍の周期で人力された
データＤＩＮを書き込み、ライトイネーブル信号Ｗ’！
−がハイレベルの時はアドレス信号ＡＤＨの指し示すメ
モリアドレスのデータ１ａを読み出しフリップフロツブ
４に出力する。

フリップフロップ４はパルスＱｌの立ち上がりエッジで
シングルポートメモリｌからのデータｌａを取り込み、
外部に対して出力データＤＯＵＴを出力する。

第２図に本発一明の一実施例の動作を示す波形図を示す
。第２図を参照しながら本実施例の動作について更に詳
細に説明する。ただし、第２図の波形図は、一例として
選択器２３の出力信号２Ｃとして、アドレス信号２ａを
出力するように切換信号Ｓ１て制御した場合で、アドレ
ス設定器２０でメモリアドレスの２番地を指定した場合
を示す。

人カデータＤＩＮはクロツクＣＬＫの２倍の周期でクロ
ックＣＬＫの立ち上がりと共にＤＯから順にＤＩ，Ｄ２
，Ｄ３・・・・と入力される。ライトアドレスカウンタ
３０の出力Ｗｌはフリップフロップ３４の出力であるバ
ルスＱ１が始めて入力されたときにＯを出力するように
セットされており、以降パルスＱｌが人力されるごとに
１，２，３・・・とカウントアップされる。尚、第２図
では便宜上ライトアドレス信号Ｗ１の０，　　ｌ，　　
２．３・・・に対応させてＷＯ，Ｗｌ，Ｗ２，Ｗ３・・
・て表現している。３番目のパルスＱ１が入力されると
くすなわち、５番目のクロツクＣＬＫが人力されると）
、ライトアドレス信号Ｗ１は２を出力することになるが
、この時選択器２３の出力信号２ｃも２であるため、比
較器３６は信号Ｗｔと信号２Ｃの一致を見て信号３ｂを
ロウレベルからハイレベルにセットする。フリツブフロ
ツブ３３は最初リセット状態になっているが、信号３ｂ
がハイレベルにセットされたことにより出力信号３ａを
ロウレベルからハイレベルにセット、ハイレベルの状態
を保持する。リードアドレスカウンタ３１の出力Ｒ１は
、フリップフロップ３３の出力信号３ａがハイレベルに
セットされた後、最初のパルスＱ１が入力されたときに
１を出力するようにセットされており（第２図では４番
目のパルスＱｌが人力された時であり、クロックＣＬＫ
て数えれば７番目のクロツクＣＬＫが入力ざれた時に１
＆出力するようにセットされている）、以降パルスＱ】
が入力されるごとに２，　　３．　　４・・・とカウン
トアップされる。

尚、第２図では便宜上リードアドレス信号Ｒｌの０．　
　１，　　２．　　３・・・に対応させてＲＯ，Ｒｌ，
Ｒ２，Ｒ３・・・で表現している。フリツブフロップ３
４の出力パルスＱｌは最初口ウレベルであり、最初のク
ロツクＣＬＫの立ち上がりエッジてハイレベルになり、
以降クロツクＣＬＫが人力されるごとに、その立ち上が
りエッジで反転される。

また、ライトイネーブル信号Ｗ１一生成の一例として、
フリップフロツブ３４の出力パルスＱ１の反転パルスＵ
とクロツクＣＬＫのＯＲ論理をもってシングルポートメ
モリ１のライトイネーブル信号ＷＩ−を作り出している
。選択器３２は、パルスＱｌがハイレベルの時にライト
アドレス信号Ｗ１を選択してアドレス信号ＡＤＨとして
シングルポートメモリ１に書き込むべきデータのメモリ
アドレスを指定するが、実際にデータが書き込まれるの
はライトイネーブル信号Ｗｍ”がロウレベルのときであ
る。

一方、選択器３２は、バルスＱ１がロウレベルのときに
リードアドレス信号Ｒ１を選択してアドレス信号ＡＤＨ
としてシングルポートメモリ１内の読み出すべきデータ
のメモリアドレスを指定するが、実際にシングルポート
メモリ１からデータが読み出されるのはライトイネーブ
ル信号ＷＥがハイレベルのときである。

しかし、ライトイネーブル信号Ｗ１がハイレベルのとき
にパルスＱ１がハイレベルになってしまうと、シングル
ポートメモリ１に入力されるアドレス信号ＡＤＨはライ
トアドレス信号Ｗｌとなってしまうために読み出しの際
に不都合が生じる。

このため、シングルポートメモリ１のデータ読み出し側
にフリップフロップ４を備えてパルスＱｌの立ち上がり
エッジでデータを読み出すようにしている．これにより
、シングルポートメモリｌ内に書き込まれたデータＤＩ
が外部に読み出されるのは、フリップフロップ３３の出
力信号３ａがハイレベルにセットされた後の２番目のパ
ルスＱ１が出力された時で、最初から数えて５番目のパ
ルスＱ１が出力された時となる。以降、パルスＱ１が出
力されるごとにシングルポートメモリｌ内に書き込まれ
ているデータＤ２，Ｄ３，Ｄ４・・・が順に読み出され
ていく。尚、データＤＯは２番目のバルスＱ１が出力さ
れた時点で外部に読み出されている。

以上説明したように、読み出しデータＤＯＵＴは書き込
みデータＤＩＮより常に３アドレス分遅れていることに
なる。

言い換えれば、データ書き込み開始後、ライトアドレス
カウンタ３０の出力値Ｗｌがオーバフローするまでにデ
ータ読み出しを開始すれば、上述した例ではライトアド
レスカウンタ３０の出力値Ｗｌがオーバフｃｒ−Ｌ，て
再びＯになりメモリアドレスのＯ番地に新しいデータを
オーバーライトしてもも読み出し動作は書き込み動作よ
り常に３番地分の遅れを保持して行われているので、そ
の時には読み出しは既にメモリアドレスの（最大値一２
）番地までのデータを読み出し終えていることになり、
書き込まれたデータをとりこぼすことなく読み出せるこ
とになる。

第３図は本発明の他の一実施例のブロック図である。本
実施例は、第１図の実施例において、メモリ制御部３の
構成要素の１つである比較器３６を減算器３７と検出器
３８で置き換えて構成したものである。第１図に示した
実施例では比較器３６は選択器２３からの信号２Ｃとラ
イトアドレスカウンタ３０からの信号Ｗｌを比較して一
致したら出力信号３ｂをハイレベルにセットしてフリツ
ブフロップ３３に出力していたが、本実施例では、減算
器３７が選択器２３からの信号２Ｃとライトアドレスカ
ウンタ３０からの信号Ｗｌを入力し、信号２Ｃの値から
信号Ｗｌｏ値を減算した値を信号３ｄとして検出器３８
に出力し、検出器３８は信号３ｄの値がＯの時に出力信
号３Ｃをハイレベルにセットしてフリップフロツプ３３
に出力する。

以上の点以外は、本実施例は第１図に示した実施例と同
様の動作をするため、説明は省略する。

［発明の効果コ 以上説明したように本発明は、デュアルボートメモリを
使わずにシングルポートメモリを使っているため、メモ
リ部の面積を小さくする効果があるとともに、複数の読
み出しタイミング設定の手段を備えているので、所望す
る任意のタイミングでメモリ内部のデータを読み出すこ
とができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２ずは本発
明の一実施例の動作を示す波形図、第３図は本発明の他
の一実施例のブロック図、第４図は従来例のブロック図
である。 １・・・・・・・●●シングルポートメモリ、２０・・
・・・・・・アドレス設定器、２ｌ・・・・・・・・時
刻設定器、 ２２・・・・・・・◆アドレス変換器、２３，　　３２
　◆　◆　・　・ ２４　・　●　・　・　●　・　・ ３６　・　●　・　◆　◆　・　◆ ３０，　６　・　◆　●　・　◆ ３１，　７・　・　●　●　・ ４，　　３３．　　３４・　● ２５　・　●　●　●　・　●　・ ３５　・　・　◆　・　●　・　・ ３７　◆　◆　・　●　●　●　● ３８　◆　◆　・　◆　◆　●　・ ５　●　●　・　・　●　◆　・　◆ ２・　・　◆　◆　・　●　◆　● ３　・　●　◆　◆　・　●　◆　◆ ・選択器、 ・スイッチ、 ・比較器、 ・ライトアドレスカウンタ、 ・リードアドレスカウンタ、 ・・フリップフロツブ、 ・インバータゲート、 ・　ＯＲゲート、 ・減算器、 ・検出器、 ・デュアルボートメモリ、 ・読み出しタイミング設定部、 ・メモリ制御部。

Claims (1)

【特許請求の範囲】
1. 　シングルポートメモリと、読み出しタイミング設定部
   と、メモリ制御部とを備えたメモリ回路装置であって、
   前記読み出しタイミング設定部は、シングルポートメモ
   リ内のデータを読み出すための設定器と、時刻を指定し
   て前記データを読み出すための設定器と、瞬時に前記デ
   ータを読み出すためのスイッチとを備え、シングルポー
   トメモリ内のデータを読み出すタイミングを任意に設定
   し、前記メモリ制御部は、シングルポートメモリ内にデ
   ータを読み書きするためのリードアドレスカウンタおよ
   びライトアドレスカウンタと、リードアドレスカウンタ
   の出力あるいはライトアドレスカウンタの出力のどちら
   か一方を選択してシングルポートメモリに対し出力する
   選択器とを備えていることを特徴とするメモリ回路装置
   。