JPH03276920A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03276920A JPH03276920A JP2077576A JP7757690A JPH03276920A JP H03276920 A JPH03276920 A JP H03276920A JP 2077576 A JP2077576 A JP 2077576A JP 7757690 A JP7757690 A JP 7757690A JP H03276920 A JPH03276920 A JP H03276920A
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- JP
- Japan
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- 239000004065 semiconductor Substances 0.000 title claims description 5
- 230000000295 complement effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路に関し、特にＧａＡｇを用い
た高速分周器の入力部分回路を提供するものである。
た高速分周器の入力部分回路を提供するものである。
第２図は従来のＧａＡｇ高速分周器に用いられている入
力部分の回路図で、図において、（１）は電源電圧印加
端子、（２）は入力信号印加端子、（３）は入力信号の
逆相である補入力信号印加端子である。入力信号印加端
子（２）は電源電圧印加端子（１）とタイオードＤ１〜
Ｄ３と抵抗Ｒ１，Ｒ２を介して電気的に接続されている
。補入力信号印加端子（３）も同様に電源電圧印加端子
（１）とタイオードｐ１〜Ｄ５と抵抗Ｒ１，Ｒ３を介し
て電気的に接続されている。また、電源電圧印加端子（
１）はタイオード旧〜Ｄ５と抵抗Ｒ１、Ｒ４を介して接
地されている。
力部分の回路図で、図において、（１）は電源電圧印加
端子、（２）は入力信号印加端子、（３）は入力信号の
逆相である補入力信号印加端子である。入力信号印加端
子（２）は電源電圧印加端子（１）とタイオードＤ１〜
Ｄ３と抵抗Ｒ１，Ｒ２を介して電気的に接続されている
。補入力信号印加端子（３）も同様に電源電圧印加端子
（１）とタイオードｐ１〜Ｄ５と抵抗Ｒ１，Ｒ３を介し
て電気的に接続されている。また、電源電圧印加端子（
１）はタイオード旧〜Ｄ５と抵抗Ｒ１、Ｒ４を介して接
地されている。
次に動作について説明する。電源電圧印加端子（１）に
電圧が印加され、入力信号印加端子（２）と補入力信号
印加端子（３）に信号が印加されず開放の場合、入力信
号端子（２）と補入力信号印加端子（３）は同電位の状
態になる。入力信号端子（２）、補入力信号印加端子（
３）が同電位状態となると、出力端子（２Ｋ） 、 （
３ｍ）側に接続されている次段の７リツプ７０ツブ（図
示せず）は、その回路構成上ある一定の周波数で発振す
る。この発振はフリーラン（自己発振）と呼ばれている
。
電圧が印加され、入力信号印加端子（２）と補入力信号
印加端子（３）に信号が印加されず開放の場合、入力信
号端子（２）と補入力信号印加端子（３）は同電位の状
態になる。入力信号端子（２）、補入力信号印加端子（
３）が同電位状態となると、出力端子（２Ｋ） 、 （
３ｍ）側に接続されている次段の７リツプ７０ツブ（図
示せず）は、その回路構成上ある一定の周波数で発振す
る。この発振はフリーラン（自己発振）と呼ばれている
。
従来のＧａＡｍを用いた高速分周器の入力部分回路は以
上のように構成されていたので、入力信号印加端子が開
放の時は自己発振を起こしその信号が円方されるので、
システムの誤動作の原因となるといった問題点かあつ九
。
上のように構成されていたので、入力信号印加端子が開
放の時は自己発振を起こしその信号が円方されるので、
システムの誤動作の原因となるといった問題点かあつ九
。
この発明は上記のような問題点を解消するためになされ
たもので、入力信号印加端子が開放の状態でも自己発振
を発生させない半導体集積回路を得ることを目的とする
。
たもので、入力信号印加端子が開放の状態でも自己発振
を発生させない半導体集積回路を得ることを目的とする
。
この発明に係る半導体集積回路は、入力信号印加端子と
摺入力信号印加端子の間に抵抗を加えることにより、両
端子が開放状態の際に両端子に電位差を発生するように
したものである。
摺入力信号印加端子の間に抵抗を加えることにより、両
端子が開放状態の際に両端子に電位差を発生するように
したものである。
この発明における入力部分回路は、回路内の入力信号印
加端子と傭人力信号印加端子間に抵抗を設けることによ
り、両端子間に電位差が発生し次段の７リツプ７０ツブ
の自己発振が停止する。
加端子と傭人力信号印加端子間に抵抗を設けることによ
り、両端子間に電位差が発生し次段の７リツプ７０ツブ
の自己発振が停止する。
以下、この発明の一実施例を図について説明する。第１
図において、（１）は電源電圧印加端子、（２）は入力
信号印加端子、（３）は摺入力信号印加端子である０電
源電圧印加端子（１）はタイオードＤ１〜ｐ３と抵抗Ｒ
１を介し入力信号印加端子（２）に接続され、さらに抵
抗Ｒ２を介し摺入力信号印加端子（３）に接続され、さ
らに抵抗Ｒ３とタイオードＤ４ 、 Ｄ５を介して接地
されている。
図において、（１）は電源電圧印加端子、（２）は入力
信号印加端子、（３）は摺入力信号印加端子である０電
源電圧印加端子（１）はタイオードＤ１〜ｐ３と抵抗Ｒ
１を介し入力信号印加端子（２）に接続され、さらに抵
抗Ｒ２を介し摺入力信号印加端子（３）に接続され、さ
らに抵抗Ｒ３とタイオードＤ４ 、 Ｄ５を介して接地
されている。
次に動作について説明する０
電源電圧印加端子（１）に電源電圧５ｖを印加する。
このとき入力信号印加端子（２）と摺入力信号印加端′
：Ｒ３）の両端子が開放状態であると、入力信号印加端
子（２）、摺入力信号印加端子（３）の両端子は抵抗Ｒ
１、Ｒ２、Ｒ３の比によって任意の電圧に設定できる。
：Ｒ３）の両端子が開放状態であると、入力信号印加端
子（２）、摺入力信号印加端子（３）の両端子は抵抗Ｒ
１、Ｒ２、Ｒ３の比によって任意の電圧に設定できる。
この３つの抵抗の合計値を５０ＩＣΩ程度とし、入力部
分回路には数十μＡ程度の電流が流れる０この上で抵抗
の比を決定し入力信号印加端子（２ンの方が摺入力信号
印加端子（３）よりもＱ、５７程度高い電圧となるよう
にする。このように入力信号印加端子（２）と摺入力信
号印加端子（３）に電位差を付けることによって、次段
の７リツプ７０ツブ（図示せず）の自己発振を停止する
ことができる０ 〔発明の効果〕 以上のようにこの発明によれば、入力部分回路の入力信
号印加端子と摺入力印加端子に電位差を発生するように
構成したので、両端子が開放時の次段の７リツプ７０ツ
ブの自己発振を停止することができ、システムでの誤動
作を防ぐことができる効果がある。
分回路には数十μＡ程度の電流が流れる０この上で抵抗
の比を決定し入力信号印加端子（２ンの方が摺入力信号
印加端子（３）よりもＱ、５７程度高い電圧となるよう
にする。このように入力信号印加端子（２）と摺入力信
号印加端子（３）に電位差を付けることによって、次段
の７リツプ７０ツブ（図示せず）の自己発振を停止する
ことができる０ 〔発明の効果〕 以上のようにこの発明によれば、入力部分回路の入力信
号印加端子と摺入力印加端子に電位差を発生するように
構成したので、両端子が開放時の次段の７リツプ７０ツ
ブの自己発振を停止することができ、システムでの誤動
作を防ぐことができる効果がある。
第１図はこの発明の一実施例による入力部分回路を示す
回路図、第２図は従来の入力部分回路を示す回路図であ
る。 図において、（１）は電源電圧印加端子、（２）は入力
信号印加端子、（３）は摺入力信号印加端子を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
回路図、第２図は従来の入力部分回路を示す回路図であ
る。 図において、（１）は電源電圧印加端子、（２）は入力
信号印加端子、（３）は摺入力信号印加端子を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- ＧａＡｇを用いた高速分周器において、この分周器の入
力部分回路の入力信号印加端子と補入力印加端子との間
に抵抗を加えることにより、前記両端子が開放状態のと
き両端子間に電位差を発生させることを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2077576A JPH03276920A (ja) | 1990-03-27 | 1990-03-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2077576A JPH03276920A (ja) | 1990-03-27 | 1990-03-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03276920A true JPH03276920A (ja) | 1991-12-09 |
Family
ID=13637826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2077576A Pending JPH03276920A (ja) | 1990-03-27 | 1990-03-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03276920A (ja) |
-
1990
- 1990-03-27 JP JP2077576A patent/JPH03276920A/ja active Pending
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