JPH03270301A - Ｆｅｔスイッチ - Google Patents
ＦｅｔスイッチInfo
- Publication number
- JPH03270301A JPH03270301A JP7012590A JP7012590A JPH03270301A JP H03270301 A JPH03270301 A JP H03270301A JP 7012590 A JP7012590 A JP 7012590A JP 7012590 A JP7012590 A JP 7012590A JP H03270301 A JPH03270301 A JP H03270301A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- switch
- series
- inductors
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000037431 insertion Effects 0.000 abstract description 6
- 238000003780 insertion Methods 0.000 abstract description 6
- 239000003990 capacitor Substances 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 7
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Landscapes
- Waveguide Switches, Polarizers, And Phase Shifters (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＦＥＴ （電界効果トランジスタ）を使用し
、マイクロ波回路の信号通路などのオン・オフ動作を行
うＦＥＴスイッチに関する。
、マイクロ波回路の信号通路などのオン・オフ動作を行
うＦＥＴスイッチに関する。
従来のこの種のスイッチは、３個のＦＥＴをＴ型回路、
またはπ型回路に構成し、このＦＥＴのオン抵抗とオフ
抵抗との差により回路をオン・オフするものである。
またはπ型回路に構成し、このＦＥＴのオン抵抗とオフ
抵抗との差により回路をオン・オフするものである。
第２図はＴ型回路構成の従来のこの種のスイッチを示す
回路図であり、第２図において、入力端子１１と出力端
子１２の間に２個のＦＥＴ１５゜１Ｓを直列に接続し、
さらに、ＦＥＴ１５．Ｉｓの接続点と接地との間にＦＥ
ＴＩＰを並列に接続し、直列素子ＩＳのゲート２にオン
、並列素子ＩＰのゲート２にオフの制御信号を加えるこ
とにより、入出力端子１１．１２間はオンとなり、その
反対に直列素子ＩＳにオフ、並列素子ＩＰにオンの制御
信号を加えたときは入出力間はオフとなる動作をする。
回路図であり、第２図において、入力端子１１と出力端
子１２の間に２個のＦＥＴ１５゜１Ｓを直列に接続し、
さらに、ＦＥＴ１５．Ｉｓの接続点と接地との間にＦＥ
ＴＩＰを並列に接続し、直列素子ＩＳのゲート２にオン
、並列素子ＩＰのゲート２にオフの制御信号を加えるこ
とにより、入出力端子１１．１２間はオンとなり、その
反対に直列素子ＩＳにオフ、並列素子ＩＰにオンの制御
信号を加えたときは入出力間はオフとなる動作をする。
上述した従来のスイッチは、ＦＥＴ１５．ＩＰが単にオ
ン・オフ制御されても、ＦＥＴは寄生容量を持つために
、高周波領域においては、完全なオン・オフ動作が行わ
れず、インピーダンスが劣化し、挿入損失の増大及びア
イソレーションの低下をきたす欠点がある。
ン・オフ制御されても、ＦＥＴは寄生容量を持つために
、高周波領域においては、完全なオン・オフ動作が行わ
れず、インピーダンスが劣化し、挿入損失の増大及びア
イソレーションの低下をきたす欠点がある。
上記課題に対し本発明では、複数のインダクタンスヲ直
列に接続し、これらのインダクタンスの相互接続点のそ
れぞれと接地との間にＦＥＴを接続し、このＦＥＴのオ
フ時の容量Ｃ１とで所定の特性インピーダンスが得られ
るように前記各インダクタンスの値を選定することによ
り、インピーダンス整合がとられた挿入損失の小さいＦ
ＥＴスイッチを得ている。
列に接続し、これらのインダクタンスの相互接続点のそ
れぞれと接地との間にＦＥＴを接続し、このＦＥＴのオ
フ時の容量Ｃ１とで所定の特性インピーダンスが得られ
るように前記各インダクタンスの値を選定することによ
り、インピーダンス整合がとられた挿入損失の小さいＦ
ＥＴスイッチを得ている。
つぎに本発明を実施例により説明する。
第１図（ａ）は本発明の一実施例の回路図である。第１
図（ａ）において、入力端子１１と出力端子１２との間
に、４個のインダクタンスＬｌ、 Ｌｔ。
図（ａ）において、入力端子１１と出力端子１２との間
に、４個のインダクタンスＬｌ、 Ｌｔ。
Ｌｔ、Ｌｌがこの順で直列に接続されている。またこれ
らインダクタンスの相互接続点と接地との間には、ＦＥ
Ｔ１がそれぞれ接続され、各ＦＥＴのゲート端子２に制
御信号を印加し、ＦＥＴＩをオン・オフさせることによ
りスイッチ動作が行なわれる。
らインダクタンスの相互接続点と接地との間には、ＦＥ
Ｔ１がそれぞれ接続され、各ＦＥＴのゲート端子２に制
御信号を印加し、ＦＥＴＩをオン・オフさせることによ
りスイッチ動作が行なわれる。
第１図（ｂ）はＦＥＴ１がオフ状態のときの等価回路図
であり、第１図（ｂ）において、直列インダクタンスＬ
ｌ、Ｌ２．Ｌ２．Ｌｌと３個の並列ＦＥＴ１のオフ時の
容量Ｃ１とではしご型回路を形成している。直列インダ
クタンスＬｌ、Ｌ２を、特性インピーダンスＺ ｏ ＝
ｊｒ「９耳、 Ｌ ２ ＝ ２ Ｌ ＋ Ｉ）関係式
における所定の特性インピーダンス２°を与えるように
設定することにより、インピーダンス整合が得られる。
であり、第１図（ｂ）において、直列インダクタンスＬ
ｌ、Ｌ２．Ｌ２．Ｌｌと３個の並列ＦＥＴ１のオフ時の
容量Ｃ１とではしご型回路を形成している。直列インダ
クタンスＬｌ、Ｌ２を、特性インピーダンスＺ ｏ ＝
ｊｒ「９耳、 Ｌ ２ ＝ ２ Ｌ ＋ Ｉ）関係式
における所定の特性インピーダンス２°を与えるように
設定することにより、インピーダンス整合が得られる。
また、この回路のカットオフ周波数ｆｃ＝１／２ｚｏｃ
＋ＪＸ、（Ｎ＝ＦＥＴの数）で与えられ、この周波数ま
で低損失、すなわち挿入損失の小さい伝送が行なわれる
。
＋ＪＸ、（Ｎ＝ＦＥＴの数）で与えられ、この周波数ま
で低損失、すなわち挿入損失の小さい伝送が行なわれる
。
々お本実施例では４個のインダクタンスと３個のＦＥＴ
によるものを説明したが、本発明は上側に限定されず、
２個以上のインダクタンスを使用するものが含まれるの
はいうまでもない。
によるものを説明したが、本発明は上側に限定されず、
２個以上のインダクタンスを使用するものが含まれるの
はいうまでもない。
以上説明した様に本発明は、直列インダクタと並列に挿
入する複数のＦＥＴによりスイッチを槽底し、例えば、
５００μｍゲート幅のＦＥＴを４ケ使用し、４段のＦＥ
Ｔを構成した場合にも、Ｃ１は約０．１ｐＦとなり、カ
ットオフ周波数は５０ＧＨｚとなる。従って非常な広帯
域にわたり挿入損失の小さいスイッチを得ることができ
る効果がある。
入する複数のＦＥＴによりスイッチを槽底し、例えば、
５００μｍゲート幅のＦＥＴを４ケ使用し、４段のＦＥ
Ｔを構成した場合にも、Ｃ１は約０．１ｐＦとなり、カ
ットオフ周波数は５０ＧＨｚとなる。従って非常な広帯
域にわたり挿入損失の小さいスイッチを得ることができ
る効果がある。
第１図（ａ）は本発明の一実施例の回路図、同図（ｂ）
は同図（ａ）のＦＥＴがオフ状態のときの等価回路図、
第２図は従来のＦＥＴスイッチの一例の回路図である。 １・・・・・・ＦＥＴ、 ２・・・・・・ゲート端子、
Ｌｌ、Ｌｔ・・・・・・インダクタンス、Ｃ１・・・・
・・容量、１１・・・・・・入力端子、１２・・・・・
・出力端子。
は同図（ａ）のＦＥＴがオフ状態のときの等価回路図、
第２図は従来のＦＥＴスイッチの一例の回路図である。 １・・・・・・ＦＥＴ、 ２・・・・・・ゲート端子、
Ｌｌ、Ｌｔ・・・・・・インダクタンス、Ｃ１・・・・
・・容量、１１・・・・・・入力端子、１２・・・・・
・出力端子。
Claims (1)
- 入力端子と出力端子との間に複数のインダクタンスが
直列に接続され、これらインダクタンスの相互接続点と
接地との間に、オフ時のドレイン・ソース間の容量がＣ
＿１であるＦＥＴがそれぞれ接続され、これらＦＥＴの
ゲートにオン・オフの制御信号を加えることにより、前
記入出力端子間のオフ・オンを行なわせるＦＥＴスイッ
チにおいて、前記各インダクタンスは前記容量Ｃ＿１と
でもって、このスイッチの接続された回路との間でイン
ピーダンス整合のとれるインダクタンス値を有すること
を特徴とするＦＥＴスイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7012590A JPH03270301A (ja) | 1990-03-19 | 1990-03-19 | Ｆｅｔスイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7012590A JPH03270301A (ja) | 1990-03-19 | 1990-03-19 | Ｆｅｔスイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03270301A true JPH03270301A (ja) | 1991-12-02 |
Family
ID=13422517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7012590A Pending JPH03270301A (ja) | 1990-03-19 | 1990-03-19 | Ｆｅｔスイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03270301A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011071914A (ja) * | 2009-09-28 | 2011-04-07 | Fujitsu Ltd | 通信装置 |
-
1990
- 1990-03-19 JP JP7012590A patent/JPH03270301A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011071914A (ja) * | 2009-09-28 | 2011-04-07 | Fujitsu Ltd | 通信装置 |
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