JPH03262126A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH03262126A
JPH03262126A JP5998090A JP5998090A JPH03262126A JP H03262126 A JPH03262126 A JP H03262126A JP 5998090 A JP5998090 A JP 5998090A JP 5998090 A JP5998090 A JP 5998090A JP H03262126 A JPH03262126 A JP H03262126A
Authority
JP
Japan
Prior art keywords
wiring
film
aluminum
tungsten
layer
Prior art date
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Pending
Application number
JP5998090A
Other languages
English (en)
Inventor
Naoyuki Matsuoka
直之 松岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JFE Steel Corp
Original Assignee
Kawasaki Steel Corp
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Filing date
Publication date
Application filed by Kawasaki Steel Corp filed Critical Kawasaki Steel Corp
Priority to JP5998090A priority Critical patent/JPH03262126A/ja
Publication of JPH03262126A publication Critical patent/JPH03262126A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は半導体集積回路、特にアルミまたはアルミ合金
からなる配線を有する半導体集積回路を構成する半導体
装置に関するものである。
(従来の技術) LSIの高集積化、微細化に伴って配線の信頼性が重要
な問題となってきた。これは、配線の微細化に伴って電
流密度が増大する傾向にあり、そのためにエレクトロマ
イグレーション寿命が低下するからである。また、スト
レスマイグレーション耐性の低下やヒロックの発生も重
要な問題となってきている。
従来、配線の信頼性を向上するために、特開昭63−2
243112号公報に記載されているようにアルミを主
成分とする配線をタングステンやモリブデンのような高
融点金属やそのシリサイド層で被覆する方法や、特開昭
63−272051号公報に記載されているようにアル
ミ配線の側面または側面および」二面をTj、N層ある
いはAl−3i層で覆う方法などが知られている。これ
らの方法によると、被覆層によりヒロックを防止できる
上、マイグレーションによりアルミ配線が断線しても被
覆層により電気的導通が保たれると言う利点がある。
(発明が解決しようとする課題) 上述した従来の半導体装置においては、実際に配線を歩
留り良く形成することが困難であることを確かめた。す
なわち、特開昭63−22113142号公報に記載さ
れている半導体装置では、高融点金属もしくはそのシリ
サイドを選択成長によってアルミ配線の上部および側面
にのみ形成しなければならないが、選択性と膜質を両立
させるのが困難である。また、特開昭63−27205
1号公報に記載されているものでは、例えばA1層の上
にTiN層を堆積した2層配線の形成後、全面にTiN
膜を被着し、異方性エツチングにより側面のみにTiN
膜を残す必要があるが、このとき配線を構成する上部の
Tj−N層が完全には除去されないようにエツチングを
途中で止めなければならないが、その制御が難しいため
歩留りが上がらないと言う欠点がある。
本発明の目的は、上述した欠点を除去し、アルミを主成
分とするアルミ配線の信頼性を向上することができ、し
かも高い歩留りで簡単に製造することができる半導体装
置を提供しようとするものである。
(課題を解決するための手段および作用)本発明は、上
述した目的を達成するためにアルミを主成分とするアル
ミ配線の上部と側部を異なる金属層で被覆したものであ
る。このような本発明の半導体装置においては、配線の
上部に被覆される金属を、側部に形成される金属よりも
ドライエツチングに対するエツチングレートが小さいも
の、すなわちエツチングされにくい材料で構成し、側面
の金属層を加工形成する際に、上部の金属層が消失する
恐れがないので、製造工程中微妙なプロセス制御が不要
となり、歩留りを向上することができる。
本発明によれば、アルミ配線の側面を覆う金属として、
例えば高融点シリサイドやナイトライドを加工する際、
異方性ドライエツチングによっても削られにくい金属、
例えばタングステン、モリブデン、チタンなどの高融点
金属をアルミ配線の上に形成しておくので、異方性ドラ
イエツチング時の終点判定の基準が緩くなり、高歩留り
で配線を形成することができるようになる。
(実施例) 第1図は、本発明の半導体装置の一実施例の構成を示す
断面図であり、図示しない半導体基体の上に形成された
層間絶縁膜1の上にアルミ配線が形成されている状態を
示したものである。本例では、この層間絶縁膜1の上に
、シリコンを1・0甑%含むアルミ合金で形成されたア
ルミ配線2を、5000人の厚さに形成しである。この
アルミ配線2の上部は、厚さ1000人のタングステン
層3で被覆し、側部はタングステンシリサイド層4で被
覆する。このように、アルミ配線2の上部と側部に、異
なる材質の層3および4を被覆した本発明の構造では、
エレクトロマイグレーションやス1〜レスマイグレーシ
ョンによりアルミ合金よりなるアルミ配線2が断裂して
も、タングステン層3およびタングステンシリサイド層
4はマイグレーションに対する耐性が強く断裂しないの
で、電気的導通が失われることはない。さらに、アルミ
配線2を構成するアルミ合金に2甑%程度の銅(Cu)
を含有させれば、アルミ合金自身のマイグレーション耐
性が向上し、信頼性がより一層高くなる。
次に、第2図を参照して第1図に示す本発明の半導体装
置の順次の製造工程を説明する。第2図Aに示すように
層間絶縁膜11の上に、5000人の厚さのAl−5i
合金膜12および1000人の厚さのタングステン膜1
3をスパッタにより順次に形成する。次に、タングステ
ン膜13の上にホトレジスト1ヰを形成する。このホト
レジスト14をマスクとしてタングステン膜13および
Al−3i合金膜12を順次にドライエツチングにより
選択的に除去することにより第2図Bに示すように、ア
ルミ合金配線2とその上部を被覆するタングステン層3
とを形成する。
このドライエツチング処理で使用するエツチングガスと
しては、例えばC12+CF、 +BCl3を用いる。
その後、第2図Cに示すように、全面にタングステンシ
リサイド膜15を一様にスパッタ被着する。このタング
ステンシリサイド膜15の膜厚は、実効的な側壁部の厚
さを決定する上で重要である。上述したように、Al−
3i合金膜12の膜厚を5000人とし、タングステン
膜13の膜厚を1000人とするときは、タングステン
シリサイド膜15の膜厚を1200人とすることができ
る。次に、CF、またはNF、系のガスを用いて異方性
エツチングを行ってタングステンシリサイド膜15の側
壁部だけを残して平坦部分を選択的に除去し、第1図に
示した半導体装置を完成する。タングステン膜13のエ
ツチングレートばタングステンシリサイド膜15のエツ
チングレートよりも小さいので、この異方性エツチング
処理はタングステンシリサイド膜の平坦部が完全に除去
されるまで十分に長い時間に亘って行うことができ、し
たがってプロセス制御は簡単となる。この場合、側壁部
のタングステンシリサイド膜15も多少は削られるので
、側壁部のタングステンシリサイド膜の実効的な厚さは
約1000人となる。
第3図は本発明による半導体装置の他の実施例の構成を
示すものであり、本例では配線をアルミ合金層2とTi
N層5との二重層を以て形成したものであり、その他の
構成は第1図に示した実施例と同様である。
本発明は上述した実施例だけに限定されるものではなく
、種々の変更や変形が可能である。例えば、上述した実
施例ではアルミ配線をAl−3iで形成したが、他のア
ルミ合金や不純物を含まないアルミを使用することもで
きる。また、アルミ配線の上部および側部を、エツチン
グレートが異なる材料で形成したが、異なるガスでエツ
チングされる材料で形成することもできる。
(発明の効果) 」二連した本発明の半導体装置によれば、アルミまたは
アルミ合金よりなる配線を金属層で被覆することによっ
てマイグレーション耐性を高めた構造において、配線の
上部を被覆する金属層のエツチングレートが、側部を被
覆する金属層のエツチングレートよりも小さい材料を選
ぶことにより、異方性エツチングを行う際のプロセス制
御が非常に簡単となり、したがって高い歩留りで容易に
製造することができる半導体装置を提供することができ
る。
【図面の簡単な説明】
第1図は本発明の半導体装置の一実施例の構成を示す断
面図、 第2図A−Cは同じくその順次の製造工程を示す断面図
、 第3図は本発明の半導体装置の他の実施例の構成を示す
断面図である。 1・・・層間絶縁膜    2・・・アルミ配線3・・
・タングステン層 4・・・タングステンシリサイド層 5・・・TiN膜      11・・・層間絶縁膜1
2・・・Al−3i膜     13・・・タングステ
ン膜II+・・・ホトレジスト 15・・・タングステンシリサイド膜

Claims (1)

  1. 【特許請求の範囲】 1、アルミを主成分とするアルミ配線を有する半導体集
    積回路において、前記アルミ配線の上部と側部とを互い
    に異なる金属層で被覆したことを特徴とする半導体装置
    。 2、前記配線の上部を被覆する金属層が、上記側部を被
    覆する金属層よりもドライエッチングに対するエッチン
    グレートが小さい材料で構成されていることを特徴とす
    る請求項1記載の半導体装置。
JP5998090A 1990-03-13 1990-03-13 半導体装置 Pending JPH03262126A (ja)

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JP5998090A JPH03262126A (ja) 1990-03-13 1990-03-13 半導体装置

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JPH03262126A true JPH03262126A (ja) 1991-11-21

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ID=13128827

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JP5998090A Pending JPH03262126A (ja) 1990-03-13 1990-03-13 半導体装置

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5498571A (en) * 1993-04-13 1996-03-12 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device having reliable multi-layered wiring

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5498571A (en) * 1993-04-13 1996-03-12 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device having reliable multi-layered wiring
US5759912A (en) * 1993-04-13 1998-06-02 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device having multi-layered wiring without hillocks at the insulating layers

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