JPH03254198A - セラミック基板の検査方法 - Google Patents
セラミック基板の検査方法Info
- Publication number
- JPH03254198A JPH03254198A JP2051721A JP5172190A JPH03254198A JP H03254198 A JPH03254198 A JP H03254198A JP 2051721 A JP2051721 A JP 2051721A JP 5172190 A JP5172190 A JP 5172190A JP H03254198 A JPH03254198 A JP H03254198A
- Authority
- JP
- Japan
- Prior art keywords
- check
- continuity
- vias
- patterns
- ceramic substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000919 ceramic Substances 0.000 title claims abstract description 33
- 238000000034 method Methods 0.000 title claims description 10
- 238000007689 inspection Methods 0.000 title abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 239000004020 conductor Substances 0.000 description 4
- 238000007747 plating Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 210000001747 pupil Anatomy 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000009897 systematic effect Effects 0.000 description 1
Landscapes
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は貫通ビアを有して形成されるセラミック基板の
検査方法に関するものである。 大型電算機において、高速かつ高機能化を遠戚するため
、セラミックを材質とし、多層に積層されたセラミック
基板が利用されている。積層されたセラミック基板には
各層間の導通をとるために貫通ビアが形成されるが、セ
ラミック基板の焼成時に貫通ビアが各層間で接続されず
オープンになったり、反対に隣接する貫通ビアがショー
トしたりすることがあるため検査が必要となる。しかし
、セラミック基板の高密度化の要求により、パターンが
微細化し、ショートおよびオープンチェックが面倒であ
り、検査の工数も増加している。 このような状況のもとで、貫通ビアを有して坑底された
セラミック基板のオープンチエクおよびショートチェッ
クを少ない工数で容易に行うことが可能なセラミック基
板の検査方法が求められている。
検査方法に関するものである。 大型電算機において、高速かつ高機能化を遠戚するため
、セラミックを材質とし、多層に積層されたセラミック
基板が利用されている。積層されたセラミック基板には
各層間の導通をとるために貫通ビアが形成されるが、セ
ラミック基板の焼成時に貫通ビアが各層間で接続されず
オープンになったり、反対に隣接する貫通ビアがショー
トしたりすることがあるため検査が必要となる。しかし
、セラミック基板の高密度化の要求により、パターンが
微細化し、ショートおよびオープンチェックが面倒であ
り、検査の工数も増加している。 このような状況のもとで、貫通ビアを有して坑底された
セラミック基板のオープンチエクおよびショートチェッ
クを少ない工数で容易に行うことが可能なセラミック基
板の検査方法が求められている。
従来、セラミック基板の検査方法は、第4図に示すよう
に、貫通ビア20を形成して坑底されたセラミック基板
10の裏面110の全面に導体膜30をスパッタリング
法、あるいはメツキ法によって形成し、この導体膜30
を電極として、セラミンク基板10をメツキ処理する。 そして、導体Wl!30の形成されていない表面120
側の貫通ビア20の露出部210に形成されるメツキ層
40の有無を見ることにより、貫通ビア20の導通をチ
ェックし、その後、表裏面を研磨して導体膜30および
メツキ層40を除去する。
に、貫通ビア20を形成して坑底されたセラミック基板
10の裏面110の全面に導体膜30をスパッタリング
法、あるいはメツキ法によって形成し、この導体膜30
を電極として、セラミンク基板10をメツキ処理する。 そして、導体Wl!30の形成されていない表面120
側の貫通ビア20の露出部210に形成されるメツキ層
40の有無を見ることにより、貫通ビア20の導通をチ
ェックし、その後、表裏面を研磨して導体膜30および
メツキ層40を除去する。
しかし、このような従来のセラミック基板の検査方法に
よれば、多数の貫通ビアの導通を同時にチェックするこ
とができるが、貫通ビア間のショートチェックを行うこ
とができない。すなわち、高密度なセラミック基板にお
いて、貫通ビアが近接している場合、積層時にランド部
分のパターンが潰れたり、焼成時の変形によってショー
トしている場合、貫通ビアの導通だけをチェックする従
来の方法では、セラミック基板の不良をチェックできな
いという欠点を有するものであった。 本発明は、以上の欠点を解消すべくなされたものであっ
て、坑底されたセラミック基板のオープンチェックと同
様にショートチェックを容易に行うことができ、検査の
工数を削減し、高信頼度のセラミック基板を得ることの
できるセラミック基板の検査方法の提供を目的とする。
よれば、多数の貫通ビアの導通を同時にチェックするこ
とができるが、貫通ビア間のショートチェックを行うこ
とができない。すなわち、高密度なセラミック基板にお
いて、貫通ビアが近接している場合、積層時にランド部
分のパターンが潰れたり、焼成時の変形によってショー
トしている場合、貫通ビアの導通だけをチェックする従
来の方法では、セラミック基板の不良をチェックできな
いという欠点を有するものであった。 本発明は、以上の欠点を解消すべくなされたものであっ
て、坑底されたセラミック基板のオープンチェックと同
様にショートチェックを容易に行うことができ、検査の
工数を削減し、高信頼度のセラミック基板を得ることの
できるセラミック基板の検査方法の提供を目的とする。
本発明を実施例に対応する第1図および第2図に基づい
て説明すると、セラミック基板lに形成されている貫通
ビア2.2、・・・は、前記セラミック基板1の表面1
1と裏面12側において、チェックパターン3によって
接続されている。チェックパターン3は貫通ビア2.2
、・・・間を表面11側と裏面12側とで交互に接続し
て連続状となる1系統のパターンを2系統以上設けるよ
うにプリントされている。そして、同一系統のチェック
パターン3の導通をチェックすることによりオープンチ
ェックを行い、かつ異系統のチェックパターン3.3間
の導通をチェックすることによってショートチェックを
行う。
て説明すると、セラミック基板lに形成されている貫通
ビア2.2、・・・は、前記セラミック基板1の表面1
1と裏面12側において、チェックパターン3によって
接続されている。チェックパターン3は貫通ビア2.2
、・・・間を表面11側と裏面12側とで交互に接続し
て連続状となる1系統のパターンを2系統以上設けるよ
うにプリントされている。そして、同一系統のチェック
パターン3の導通をチェックすることによりオープンチ
ェックを行い、かつ異系統のチェックパターン3.3間
の導通をチェックすることによってショートチェックを
行う。
上記方法に基づき、本発明においては、同一系統のチェ
ックパターン3の導通チェックをチェックすることによ
り、同一系統のチェックパターン3によって連続状に接
続された貫通ビア2.2、・・・がセラミック基lii
、1内でオープンすることなく正しく形成されているか
をチェックすることができる。さらに、それぞれ独立し
た異系統の隣接するチェックパターン3.3間の導通を
チェックすることにより、異系統のチェックパターン3
.3にそれぞれ接続された隣接する貫通ビア2.2間が
ショートして導通状態となっていないかをチェックする
ことができる。 従って、チェックパターン3の導通を測定することによ
って、オープンチェックとショートチェックとを行うこ
とができ、従来のように、オープンチェックのみの検査
方法と異なり、微細なパターンを有するセラミック基板
もショートチェックにより信頼性の高い検査を行うこと
ができる。
ックパターン3の導通チェックをチェックすることによ
り、同一系統のチェックパターン3によって連続状に接
続された貫通ビア2.2、・・・がセラミック基lii
、1内でオープンすることなく正しく形成されているか
をチェックすることができる。さらに、それぞれ独立し
た異系統の隣接するチェックパターン3.3間の導通を
チェックすることにより、異系統のチェックパターン3
.3にそれぞれ接続された隣接する貫通ビア2.2間が
ショートして導通状態となっていないかをチェックする
ことができる。 従って、チェックパターン3の導通を測定することによ
って、オープンチェックとショートチェックとを行うこ
とができ、従来のように、オープンチェックのみの検査
方法と異なり、微細なパターンを有するセラミック基板
もショートチェックにより信頼性の高い検査を行うこと
ができる。
以下、本発明の望ましい実施例を添付図面に基づいて詳
細に説明する。 第1図および第2図に示すように、セラミック基板1は
、配線パターンのプリントされたグリーンシートに穴あ
けして導体金属を充填したビア部21を有する基板材1
3を多層に積層して焼威し、ビア部21により貫通ビア
2を形成し、表面11と裏面12には、貫通ビア2の露
出部22.22、・・・間を接続するチェックパターン
3がプリントされている。 チェックパターン3は第1図に示すように、貫通ビア2
.2、・・・間を表面11側と裏面12側とを交互に接
続して、接続された貫通ビア2.2、・・・が直列状に
連続されるように形成されている。 そして、チェックパターン3はセラミック基板1に2系
統以上設けられており、第1図に示すように、互いに近
接して形成されている貫通ビア2a、2bが同一系統の
チェックパターン3に接続されないように、それぞれ独
立した異なる系統のチェックパターン3a、3bに接続
され、近接してショートし易い貫通ビア2a、2bのシ
ョートチェックを可能にしている。そして、それぞれの
チェックパターン3の両端には導通チェックを行うため
の端子パッド4がプリントされている。 セラミック基板のオープンチエ7りの方法について説明
すると、同系統のチェックパターン3の端子パッド4.
4間の導通をチェックする。すなわち、チェックパター
ン3aの場合、両端の端子パッド4a、4a間の導通を
測定し、チェックパターン3aに接続された貫通ビア2
.2、・・・が基板材13.13の積層間においてオー
プンになっていないかどうかをチェックすることができ
る。 次いで、ショートチェックの方法について説明すると、
異なるチェックパターン3a、3b間の導通をチェック
するため、端子パッド4a、4b間を測定する。すなわ
ち、異なるチェックパターン3a、3bにそれぞれ接続
された貫通ビア2a、2bがショートしている場合、異
なるチェックパターン3a、3b間が導通状態に測定さ
れることにより、ショートチェックができる。 なお、上記実施例においては、チェックパターン3を2
系統に形成した例で説明したが、貫通ビア2が3つ以上
近接して配列されるような場合は、チェックパターン3
の系列数を3系統以上に増やし、それぞれの近接する貫
通ビア2を別系統のチェックパターン3に配して、それ
ぞれのチェックパターン3.3間の導通をチェックする
。 オープンチェックおよびショートチェックによって異常
のなかった、セラミック基板1は第3図に示すように、
表面llおよび裏面12を研磨することにより、チェッ
クパターン3を除去して完威体を得ることができる。
細に説明する。 第1図および第2図に示すように、セラミック基板1は
、配線パターンのプリントされたグリーンシートに穴あ
けして導体金属を充填したビア部21を有する基板材1
3を多層に積層して焼威し、ビア部21により貫通ビア
2を形成し、表面11と裏面12には、貫通ビア2の露
出部22.22、・・・間を接続するチェックパターン
3がプリントされている。 チェックパターン3は第1図に示すように、貫通ビア2
.2、・・・間を表面11側と裏面12側とを交互に接
続して、接続された貫通ビア2.2、・・・が直列状に
連続されるように形成されている。 そして、チェックパターン3はセラミック基板1に2系
統以上設けられており、第1図に示すように、互いに近
接して形成されている貫通ビア2a、2bが同一系統の
チェックパターン3に接続されないように、それぞれ独
立した異なる系統のチェックパターン3a、3bに接続
され、近接してショートし易い貫通ビア2a、2bのシ
ョートチェックを可能にしている。そして、それぞれの
チェックパターン3の両端には導通チェックを行うため
の端子パッド4がプリントされている。 セラミック基板のオープンチエ7りの方法について説明
すると、同系統のチェックパターン3の端子パッド4.
4間の導通をチェックする。すなわち、チェックパター
ン3aの場合、両端の端子パッド4a、4a間の導通を
測定し、チェックパターン3aに接続された貫通ビア2
.2、・・・が基板材13.13の積層間においてオー
プンになっていないかどうかをチェックすることができ
る。 次いで、ショートチェックの方法について説明すると、
異なるチェックパターン3a、3b間の導通をチェック
するため、端子パッド4a、4b間を測定する。すなわ
ち、異なるチェックパターン3a、3bにそれぞれ接続
された貫通ビア2a、2bがショートしている場合、異
なるチェックパターン3a、3b間が導通状態に測定さ
れることにより、ショートチェックができる。 なお、上記実施例においては、チェックパターン3を2
系統に形成した例で説明したが、貫通ビア2が3つ以上
近接して配列されるような場合は、チェックパターン3
の系列数を3系統以上に増やし、それぞれの近接する貫
通ビア2を別系統のチェックパターン3に配して、それ
ぞれのチェックパターン3.3間の導通をチェックする
。 オープンチェックおよびショートチェックによって異常
のなかった、セラミック基板1は第3図に示すように、
表面llおよび裏面12を研磨することにより、チェッ
クパターン3を除去して完威体を得ることができる。
以上の説明から明らかなように、本発明によるセラミッ
ク基板の検査方法によれば、セラミック基板の表面およ
び裏面にプリントしたチェックパターンの導通をチェッ
クすることにより、オープンチェックばかりでなくショ
ートチェックも行うことができ、高密度化し形成時にシ
ョートし易いセラミック基板の検査を容易かつ確実に行
うことができるため、検査のための工数が削減できると
ともに、高信頼度のセラミック基板を得ることができる
。
ク基板の検査方法によれば、セラミック基板の表面およ
び裏面にプリントしたチェックパターンの導通をチェッ
クすることにより、オープンチェックばかりでなくショ
ートチェックも行うことができ、高密度化し形成時にシ
ョートし易いセラミック基板の検査を容易かつ確実に行
うことができるため、検査のための工数が削減できると
ともに、高信頼度のセラミック基板を得ることができる
。
第1図は本発明の詳細な説明する平面図、第2図は第1
図のA−A線断面図、 第3図はセラミック基板の完威体を示す断面図、 第4図は従来例を説明する断面図である。 図において、 1はセラくツタ基板、 11は表面、 12は裏面、 2は貫通ビア、 3はチェックパターンである。 第 1 図 \3 ぐL千例!説θ目する瞳午面6) 第4図
図のA−A線断面図、 第3図はセラミック基板の完威体を示す断面図、 第4図は従来例を説明する断面図である。 図において、 1はセラくツタ基板、 11は表面、 12は裏面、 2は貫通ビア、 3はチェックパターンである。 第 1 図 \3 ぐL千例!説θ目する瞳午面6) 第4図
Claims (1)
- 貫通ビア(2、2、・・・)により表面(11)と裏面
(12)を導通するセラミック基板(1)に、前記貫通
ビア(2、2、・・・)間を表裏交互に接続するように
、表面(11)および裏面(12)にプリントしてなる
チェックパターン(3)を2系統以上設け、同一系統の
チェックパターン(3)の導通チェックによりオープン
チェックを行うとともに、異系統のチェックパターン(
3、3)間の導通チェックによりショートチェックを行
うことを特徴とするセラミック基板の検査方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2051721A JPH07105582B2 (ja) | 1990-03-05 | 1990-03-05 | セラミック基板の検査方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2051721A JPH07105582B2 (ja) | 1990-03-05 | 1990-03-05 | セラミック基板の検査方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03254198A true JPH03254198A (ja) | 1991-11-13 |
JPH07105582B2 JPH07105582B2 (ja) | 1995-11-13 |
Family
ID=12894754
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2051721A Expired - Fee Related JPH07105582B2 (ja) | 1990-03-05 | 1990-03-05 | セラミック基板の検査方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07105582B2 (ja) |
-
1990
- 1990-03-05 JP JP2051721A patent/JPH07105582B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH07105582B2 (ja) | 1995-11-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6479765B2 (en) | Vialess printed circuit board | |
US5263240A (en) | Method of manufacturing printed wiring boards for motors | |
US4361634A (en) | Artwork master for production of multilayer circuit board | |
EP0909117B1 (en) | Method of making thick film circuits | |
JPH03254198A (ja) | セラミック基板の検査方法 | |
JP3206635B2 (ja) | 多層印刷配線板 | |
JPH04186798A (ja) | 多層プリント配線板および層間ずれチェック方法 | |
CA1055164A (en) | Multilayer circuit board | |
JP3651539B2 (ja) | 多層配線基板の製造プロセスの評価方法 | |
EP0253833B1 (en) | Multilayer printed circuit board | |
JPH02125490A (ja) | 印刷配線板 | |
JPS63142694A (ja) | プリント配線板 | |
JP2002198661A (ja) | 多層プリント配線板 | |
JPH04119000A (ja) | セラミック基板のビア検査方法 | |
JPH01274494A (ja) | 多層印刷配線板の製造方法 | |
JPS6157864A (ja) | 配線パタ−ンの導通検査方法 | |
JPH0338897A (ja) | プリント基板の内層導体の位置ずれ検査方法 | |
JPH01120891A (ja) | 多層プリント配線板 | |
JPS634960B2 (ja) | ||
JPS6191992A (ja) | プリント配線板 | |
CN116075054A (zh) | 一种任意层间介质厚度的检测线路设计方法 | |
CN115103508A (zh) | 印刷电路板以及印刷电路板的检测方法 | |
JPH06103330B2 (ja) | 中間層基板のクリアランスホールの検査装置 | |
JPH01268191A (ja) | セラミック基板の配線ネット検査方法 | |
JPH0794872A (ja) | 多層プリント配線板の位置ずれ検出パターン |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |