JPS6157864A - 配線パタ−ンの導通検査方法 - Google Patents
配線パタ−ンの導通検査方法Info
- Publication number
- JPS6157864A JPS6157864A JP59181083A JP18108384A JPS6157864A JP S6157864 A JPS6157864 A JP S6157864A JP 59181083 A JP59181083 A JP 59181083A JP 18108384 A JP18108384 A JP 18108384A JP S6157864 A JPS6157864 A JP S6157864A
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- JP
- Japan
- Prior art keywords
- lands
- land
- hole
- board
- continuity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
Landscapes
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスルーポールで回路接続した両面パターンの検
査方法に関する。
査方法に関する。
大量の情報を迅速に処理するため情報処理装置の進歩は
著しく、これの主構成部品である半導体装置は単位素子
の小形化と大容量化が進められており、またこれを用い
て高密度実装が行われていすなわぢ半導体装置は従来の
ＩＣ，Ｉ、Ｓｌよりも構成素子数が格段に多いＶＬＳＩ
が実用化され、これがプリント配線基板上に高密度に装
着されている。
著しく、これの主構成部品である半導体装置は単位素子
の小形化と大容量化が進められており、またこれを用い
て高密度実装が行われていすなわぢ半導体装置は従来の
ＩＣ，Ｉ、Ｓｌよりも構成素子数が格段に多いＶＬＳＩ
が実用化され、これがプリント配線基板上に高密度に装
着されている。
ここでＶＬＳＩの構成素子数は厖大であり、従って端子
数も数１００本と多く、これが２．５４ｍｍの微少な基
準ピッチを保ってマトリックス状に配列している。
数も数１００本と多く、これが２．５４ｍｍの微少な基
準ピッチを保ってマトリックス状に配列している。
そのため、かかる複数の半導体装置を装着するプリント
配線基板は多層化を必要とすると共にこれにパターン形
成されている配線パターンは線幅が狭くなり、また複雑
化している。
配線基板は多層化を必要とすると共にこれにパターン形
成されている配線パターンは線幅が狭くなり、また複雑
化している。
例えばプリント配線基板（以下略して基板）上には半導
体装置を装着するためのランドが基準ピッチを保ってパ
ターン形成されているが、このランド間を通って線幅が
１５０μｍ以下の導体パターンが二木或いは三木走行す
るような微細パターンが形成されている。
体装置を装着するためのランドが基準ピッチを保ってパ
ターン形成されているが、このランド間を通って線幅が
１５０μｍ以下の導体パターンが二木或いは三木走行す
るような微細パターンが形成されている。
また多層基板の構成層数も従来のｅｉより２０層を越え
るまでに増加している。
るまでに増加している。
このように情報処理装置に使用する多層基板は層数が多
く、また微細パターンがパターン形成されているが、か
かる多層基板の製造に当たっては個々の基板について検
査を正確で且つ簡便に行うことが必要である。
く、また微細パターンがパターン形成されているが、か
かる多層基板の製造に当たっては個々の基板について検
査を正確で且つ簡便に行うことが必要である。
第２図は従来の部品装着方法を示すもので、多層基板を
使用する片面装着法が採られていた。
使用する片面装着法が採られていた。
すなわち最−１一層の基板１には半導体装置やコンデン
サなどの部品を装着するランド２が２．５４■ｍの基準
ピッチで必要とする位置にパターン形成されており、ま
たランド２の間には導体パターンが形成されている。
サなどの部品を装着するランド２が２．５４■ｍの基準
ピッチで必要とする位置にパターン形成されており、ま
たランド２の間には導体パターンが形成されている。
ここで多層基板を構成する中間層基板３に着目すると、
基板の両面には各種の導体パターン４が形成されている
が、これらのパターンは何れも２゜５４關の基準ピッチ
を守って形成されている何れかのスルーホール５に接続
している。
基板の両面には各種の導体パターン４が形成されている
が、これらのパターンは何れも２゜５４關の基準ピッチ
を守って形成されている何れかのスルーホール５に接続
している。
さて多層基板を製造するには、これに先立って単位層基
板の検査を行い、不良品を除いて良品のみを用いて組立
を行う必要がある。
板の検査を行い、不良品を除いて良品のみを用いて組立
を行う必要がある。
ここで導通検査などの検査は基準ピンチ間隔で７トリン
クス状に検査用のピンが配列している測定器を用い、こ
の検査ピンを基板のランドに位置合わせして各ランド毎
に測定することにより表面のみならず裏面のパターンに
ついても検査を行−うことができた。
クス状に検査用のピンが配列している測定器を用い、こ
の検査ピンを基板のランドに位置合わせして各ランド毎
に測定することにより表面のみならず裏面のパターンに
ついても検査を行−うことができた。
すなわち裏面に形成されている複数個のパターンの両端
は多数設けられているスルーホールの何れかに接続して
いるので、スルーホールが設けられている特定のランド
間を測定すれば裏面に形成されている複数個のパターン
の良否を表面から測定できることになる。
は多数設けられているスルーホールの何れかに接続して
いるので、スルーホールが設けられている特定のランド
間を測定すれば裏面に形成されている複数個のパターン
の良否を表面から測定できることになる。
このようにして単位基板を検査し、これを積層して多層
基板が作られていた。
基板が作られていた。
然し、先に記した複数個のＶＬＳＩを搭載する多層基板
においては従来に較べて層数が増加するに留まらず、部
品の両面実装が必要となる。
においては従来に較べて層数が増加するに留まらず、部
品の両面実装が必要となる。
また回路的には導体パターン幅が挟まり、基板上にマト
リックス状に形成されるランドの間隔も従来の２．５４
ｍｍより１．２間へと短縮され、また中間層に形成され
る導体パターンは第３図に示すようにスルーホール５に
接続しない導体パターン６の形成が必要となる。
リックス状に形成されるランドの間隔も従来の２．５４
ｍｍより１．２間へと短縮され、また中間層に形成され
る導体パターンは第３図に示すようにスルーホール５に
接続しない導体パターン６の形成が必要となる。
第４図はこのような中間層基板７の拡大図であって１．
２ｍｍの複数倍の基準ピンチを守ってランド８が設けら
れ、中間層基板７に設けたスルーホール９を用い、両面
の導体パターン６が接続されでいるが、導体パターンの
両端は従来のよう番こスルーホールを備えたランドには
接続していない。
２ｍｍの複数倍の基準ピンチを守ってランド８が設けら
れ、中間層基板７に設けたスルーホール９を用い、両面
の導体パターン６が接続されでいるが、導体パターンの
両端は従来のよう番こスルーホールを備えたランドには
接続していない。
このような導体パターンについては片面からの測定によ
って裏面の導体パターンを検査することはできず、基板
を両面から検査する必要があり、検査工数が大幅に増加
していた。
って裏面の導体パターンを検査することはできず、基板
を両面から検査する必要があり、検査工数が大幅に増加
していた。
（発明が解決しようとする問題点９
以上説明したように複数個のＶＬＳＩを装着して超高密
度実装を行う多層基板においては中間層基板の両面に形
成されている導体パターンが従来のように多層基板を貫
通して設けられるスルーホールに接続しているもの以外
に無接続の導体パターンが存在し、このパターンの良否
を片面からでは検査できない点が問題である。
度実装を行う多層基板においては中間層基板の両面に形
成されている導体パターンが従来のように多層基板を貫
通して設けられるスルーホールに接続しているもの以外
に無接続の導体パターンが存在し、このパターンの良否
を片面からでは検査できない点が問題である。
Ｃ問題点を解決するための手段〕
上記の問題点はプリント基板の表面と裏面とに存在する
二つのランド間を導体パターンとスルーホールとにより
回路接続されてなる導体線路の導通検査として、プリン
ト基板上に存在する一方のランドの反対位置にスルーホ
ールで連結したチェック用ランドを設け、該同一面上の
二つのランドを同一方向より検査ピンを当て＼検査する
ことを特徴とする配線パターンの導通検査方法により解
決することができる。
二つのランド間を導体パターンとスルーホールとにより
回路接続されてなる導体線路の導通検査として、プリン
ト基板上に存在する一方のランドの反対位置にスルーホ
ールで連結したチェック用ランドを設け、該同一面上の
二つのランドを同一方向より検査ピンを当て＼検査する
ことを特徴とする配線パターンの導通検査方法により解
決することができる。
本発明はスルーホールを備えたランドに接続しておらず
、独自に設けたスルーホールを通じて基板の両面に互っ
て形成されている導体パターンを検査するために、一方
のランドの反対位置にスルーホールで連結したチェック
用ランドを設けるも ・ので、この方法により片面か
らの検査で表裏面に形成された全パターンの検査を可能
とするものである。
、独自に設けたスルーホールを通じて基板の両面に互っ
て形成されている導体パターンを検査するために、一方
のランドの反対位置にスルーホールで連結したチェック
用ランドを設けるも ・ので、この方法により片面か
らの検査で表裏面に形成された全パターンの検査を可能
とするものである。
第１図は本発明の詳細な説明するもので、第４図に示す
ように上下に貫通するスルーホールに連結されない導体
パターン６の検査法としてランド８の反対位置にチェッ
ク用ランド１０を形成し、これをスルーホール１１で連
絡する。
ように上下に貫通するスルーホールに連結されない導体
パターン６の検査法としてランド８の反対位置にチェッ
ク用ランド１０を形成し、これをスルーホール１１で連
絡する。
そして検査は従来のように基準ピンチでマトリックス状
に形成されている検査ピン１２をランドに位置合わせし
、従来の基板を検査していたのと全く同様な方法で検査
を行えばよい。
に形成されている検査ピン１２をランドに位置合わせし
、従来の基板を検査していたのと全く同様な方法で検査
を行えばよい。
このように本発明を用いる場合は図に示すような導体パ
ターン８の存在数だけ、新たにチェック用ランド１０と
スルーホール１１とを設けることが必要となるが、これ
らは銅張り積層基板へのホ１〜エツチング、 ＮＣ（
数値制御）ａ構による穴開げ。
ターン８の存在数だけ、新たにチェック用ランド１０と
スルーホール１１とを設けることが必要となるが、これ
らは銅張り積層基板へのホ１〜エツチング、 ＮＣ（
数値制御）ａ構による穴開げ。
メッキなど一連の量産工程で作られるものであり、これ
らの増加は工数的には殆ど影響がない。
らの増加は工数的には殆ど影響がない。
以上のように本発明を用いれば片面からの検査で済ます
ことができるので従来の検査機器をそのまま使用するこ
とができ、簡便に導通検査を行うことができる。
ことができるので従来の検査機器をそのまま使用するこ
とができ、簡便に導通検査を行うことができる。
以上記したように本発明の実施により、従来と同様な検
査法により、上下に貫通するスルーホールとは回路接続
されず、単位基板の両面に跨って存在する導体パターン
についても検査を行うことができる。
査法により、上下に貫通するスルーホールとは回路接続
されず、単位基板の両面に跨って存在する導体パターン
についても検査を行うことができる。
第１図は本発明の詳細な説明する断面図。
第２図は従来の多層基板の構成を示す断面図。
第３図は本発明と関係のある導体パターンの断面図。
第４図は第３図の部分拡大図。
である。
図において、
２．８はランド、 ３，７は中間層基板、４．
６は導体パターン、 り、９．１１はスルーホール、 １０はチェック用ランド、 １２は検査ピン、である。
６は導体パターン、 り、９．１１はスルーホール、 １０はチェック用ランド、 １２は検査ピン、である。
Claims (1)
- プリント基板の表面と裏面とに存在する二つのランド間
を導体パターンとスルーホールとにより回路接続されて
なる導体線路の導通検査法として、プリント基板上に存
在する一方のランドの反対位置にスルーホールで連結し
たチェック用ランドを設け、該同一面上の二つのランド
を同一方向より検査ピンを当てゝ検査することを特徴と
する配線パターンの導通検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181083A JPS6157864A (ja) | 1984-08-30 | 1984-08-30 | 配線パタ−ンの導通検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59181083A JPS6157864A (ja) | 1984-08-30 | 1984-08-30 | 配線パタ−ンの導通検査方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6157864A true JPS6157864A (ja) | 1986-03-24 |
Family
ID=16094514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59181083A Pending JPS6157864A (ja) | 1984-08-30 | 1984-08-30 | 配線パタ−ンの導通検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6157864A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012121146A (ja) * | 2010-12-06 | 2012-06-28 | Brother Industries Ltd | 圧電アクチュエータの製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS578463A (en) * | 1980-06-20 | 1982-01-16 | Sumitomo Bakelite Co Ltd | Method and apparatus for inspecting printed circuit board |
-
1984
- 1984-08-30 JP JP59181083A patent/JPS6157864A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS578463A (en) * | 1980-06-20 | 1982-01-16 | Sumitomo Bakelite Co Ltd | Method and apparatus for inspecting printed circuit board |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012121146A (ja) * | 2010-12-06 | 2012-06-28 | Brother Industries Ltd | 圧電アクチュエータの製造方法 |
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