JPH03232257A - 樹脂封止型半導体装置 - Google Patents

樹脂封止型半導体装置

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JPH03232257A
JPH03232257A JP2028015A JP2801590A JPH03232257A JP H03232257 A JPH03232257 A JP H03232257A JP 2028015 A JP2028015 A JP 2028015A JP 2801590 A JP2801590 A JP 2801590A JP H03232257 A JPH03232257 A JP H03232257A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 (産業上の利用分野) 本発明は樹脂封止型半導体装置に係り、特にパッケージ
厚が比較的薄く、かつ大型のパッケージにおいて発生す
る反りの量を極力小さくした樹脂封止型半導体装置に関
する。
(従来の技術) 従来の上記樹脂封止型半導体装置、例えばZ I P 
(ZIGZAG INLINE PACKAGE)ハ、
一般に第6図に示すように構成されていた。
即ち、リードフレーム1のベツド部(チップ搭載部)l
aには、深さdのデイプレス加工が施されて、インナー
リード1bのなす平面から−段低くなるようになされて
いるとともに、このベツド部1aの上面にはエボキン樹
脂等のマウントペースト2を介して半導体チップ3が搭
載されていている。
この半導体チップ3の各電極(パッド部)3aとリード
フレーム1の各インナーリード1bとは、Au等のボン
ディングワイヤ4で電気的に接続され、リードフレーム
1のアウターリード(図示せず)を外部に露出させた状
態で封止樹脂5によって樹脂封止されている。
ここに、上記のようにデイプレス加工を施してリードフ
レーム1のベツド部1aを所定量下げるのは、ボンディ
ングワイヤ4が半導体チップ3の上端エツジに触れてし
まうことがなく、ここに充分な余裕Aを持たせるためで
ある。
また、製作上の要請等から、一般にリードフレーム1の
インナーリード1bは封止樹脂5の厚さ方向はぼ中央に
位置するように配置されていた。
このため、半導体チップ3の上面からパッケージ上面ま
での上側埋設深さSlは、リードフレーム1めベツド部
1aの下面からパッケージ下面までの下側埋設深さS 
より深く(Sl)S2)なっていた。
なお、第9図に示すように、深さd′を上記第6図に示
す従来例における深さdよりやや浅め(d’ <d)の
デイプレス加工を施すことにより、半導体チップ3の上
面からパッケージ上面までの上側埋設深さSl’を、リ
ードフレーム1のベツド部1aの下面からパッケージ下
面までの下側埋設深さS ′とほぼ等しく(S   −
S2’)な1 るようにすることもできる。
ここに、リードフレーム1のリード部がかなり長い時に
は、ワイヤボンディングの際等に各インナーリード1b
が前後に動いたり、左右にずれてしまうことを防止する
ため、第10図及び第11図に示すように、細長い板状
のポリイミドテープ6で各インナーリード1bの基端部
付近を固定することが一般に行われていた。
(発明が解決しようとする課題) 近年、急速に高集積化か進み、機能面においてら多ビッ
ト化や付加価値の高いASIC(APPLICATIO
N 5PECIPICI C)の要求が増え、半導体チ
ップのサイズも拡大する一方で、これを封止するパッケ
ージも、D I P (DLIAL INLINEPA
CKAGE)等と比べて一般に実装密度の高いS OJ
 (SMALL 0UTLINE J BEND PA
CKAGE)、  Z I P及びF P (FLAT
 PACKAGE)等を望む傾向にある。
ここに、例えばZIPにおけるリードは、デュアルライ
ン方式ではないため、多ピン化に伴い、リードピッチ分
パッケージ長さが伸びて大型になり易い。また、可能な
限り小さく、しかも薄い高実装型パッケージが要求され
る反面、半導体チップの占める割合が次第に大きくなり
つつある。
このため、リードの引き回しの問題が増えて、特にイン
ナーリードの突込み量が減少して信頼性面及び引き抜き
強度の劣化に繋がってしまい、この劣化を防止する対策
として、上記第6図に示すように、リードフレーム1の
ベツド部1aにデイプレス加工を施して補っているので
ある。
しかしながら、このようにベツド部1aに充分な深さの
デイプレス加工を施すと、同図に示すように半導体チッ
プ3の埋設部における封止樹脂5の上下厚が異なり、即
ちこの上面からパッケージ上面までの上側埋設深さSl
が、リードフレーム1のベツド部1aの下面からパッケ
ージ下面までの下側埋設深さS より深く(Sl〉S2
)なってしまい、この結果、第7図に示すように、反り
ji a tの下に凸の反りが発生してしまう。
これは、半導体チップ3の上側に位置する封止樹脂5が
ベツド1aの下方に位置する封止材&5よりも厚いため
、この樹脂の厚さが厚い分だけ、樹脂の内部に発生する
収縮応力が強くなってしまうからであると考えられる。
このようにパッケージに反りが発生すると、リード・コ
ブラナリティ (平坦度)の劣化を招き、測定時にリー
ドの曲りが発生してしまう等、実装時に不具合が生じて
しまう。
ここに、この反りjiE a ]は、半導体チップ3の
埋設部における封止樹脂5の上下厚の比やパッケージの
長さ及び厚さに大きく依存し、この上下比のアンバラン
スが大きく、かつパッケージが長く薄い程、大きくなる
即ち、例えば多ビン化に伴って、第8図に示すように、
第7図に示すパッケージ長さしよりも長いパッケージ長
さL′のもの(L<L’ )の場合において、このパッ
ケージに発生する反り量a2は、第7図に示す長さしの
パッケージに発生する反りffi a 1 よりも大き
く (a2〉al)なる。従って、パッケージが大型化
すればする程、更には薄型化すればする程、パッケージ
に発生する反りが問題となる。
ここに、上記のようにパッケージの反りは、半導体チッ
プ3の埋設部における上下の封止樹脂5の厚みの差によ
って発生するので、第9図に示すように、リードフレー
ム1のベツド部1aのデイプレス量d′を浅くして、半
導体チップ3の埋設部における封止樹脂5の上下厚をほ
ぼ等しく、即ち、該半導体チップ3の上面からパッケー
ジ上面までの上側埋設深さ51′ と、リードフレーム
1のベツド部1aの下面からパッケージ下面までの下側
埋設深さ82′とがほぼ等しく(S、’−82′)なる
ようにすることもできる。
しかしながら、この場合、上記大型チップ化及び薄型化
等の要請に伴ってボンディングワイヤ4が短くなり、ボ
ンディングワイヤ4と半導体チップ3の上端エツジとの
間の余裕A′ががなり少な(なって、最悪の場合には接
触してリークを引き起こしてしまう。
また、この反りの発生を抑えるため、半導体チップ3自
体の厚みを薄くすることも考えられるが、現状では組立
て工程において半導体チップ3にクラックが発生する可
能性がある等、一定の限界がある。
なお、第10図及び第11図に示すポリイミドテープ6
の存在によって、上記パッケージの反りの量が左右され
ることはない。
本発明は上記に鑑み、パッケージの薄型化及び大型化等
に伴って、半導体チップ埋設部における上下の埋設深さ
が異なる場合、パッケージのある程度の反りはしかたな
いにしても、この反りを強制的に矯正して全体としての
反り量をより少なく抑えるか、または反り自体の発生を
極力防止したものを提供することを目的とする。
(課題を解決するための手段) 上記目的を達成するため、本発明に係る請求項1記載の
樹脂封止型半導体装置は、上面に半導体チップを搭載し
たチップ搭載部の下面からパッケージ下面までの下側埋
設深さと、上記半導体チップの上面からパッケージ上面
までの上側埋設深さとが異なる樹脂封止型半導体装置に
おいて、この両深さの内、より深い方の側に面するリー
ドフレームのインナーリードの表面に、このインナーリ
ード埋設部における樹脂による上下埋設深さを変えてパ
ッケージに反りを発生させるための絶縁体を配置したも
のである。
また、請求項2記載の樹脂封止型半導体装置は、上面に
半導体チップを搭載したチップ搭載部の下面からパッケ
ージ下面までの下側埋設深さと、上記半導体チップの上
面からパッケージ上面までの上側埋設深さとが異なる樹
脂封止型半導体装置において、上記チップ搭載部下面ま
たは半導体チップ上面に、上記半導体チップ埋設部にお
ける樹脂による上下埋設深さをほぼ等しくするだめの絶
縁体を配置したものである。
(作 用) 上記請求項1記載の本発明によれば、半導体チップ埋設
部においては、樹脂による上下の埋設深さが異なり、一
方に凸(例えば、下に凸)の反りが発生するが、リード
フレームのインナーリード埋設部において、樹脂による
上下の埋設深さを上記と逆にすることによって、ここに
上記と逆の方向に凸(例えば、上に凸)の反りを発生さ
せ、これによってパッケージ全体としての反り量を減少
させることができる。
また、請求項2記載の本発明によれば、半導体チップ埋
設部における樹脂による上/下の埋設深さをほぼ等しく
することにより、半導体チップの上側及び下側に夫々発
生する樹脂収縮応力を均衡させて反り自体の発生を抑え
ることができる。
(実施例) 以下、本発明の実施例を図面を参照して説明する。
第1図乃至第3図は、ZIPの応用した本発明の一実施
例を示すもので、上記第6図に示す従来例と同様に、リ
ードフレーム1のベツド部(チップ搭載部)lHには、
充分な深さdのデイプレス加工が施されて、インナーリ
ード1bのなす平面から一段低くなるようになされてい
るとともに、このベツド部1aの上面にはエポキシ樹脂
等のマウントペースト2を介して半導体チップ3が搭載
されていている。
この半導体チップ3の各電極(パッド部)3aとリード
フレーム1の各インナーリード1bとは、Au等のボン
ディングワイヤ4で電気的に接続され、リードフレーム
1のアウターリード(図示せず)を外部に露出させた状
態て封止樹脂5によって樹脂封止されている。
ここに、インナーリード1aは封止樹脂5の厚さ方向は
ぼ中央に位置するように埋設され、かつベツド部1aに
は充分なデイプレス加工が施されているため、半導体チ
ップ3の上面から一パッケージ上面までの上側埋設深さ
Slは、リードフレーム1のベツド部1aの下面からパ
ッケージ下面までの下側埋設深さS より深く(Sl〉
S2)なってる。
そして、上記側深さSl、S2の内、深い方の側、即ち
上側に面するリードフレーム1のインナーリード1aの
表面、即ちインナーリード1の上面には、平板で矩形状
の、例えばポリイミド等で構成された絶縁体7が絶縁性
の接着剤を介して貼付けられている。
この絶縁体7を貼付けたリードフレーム1の製造は、例
えばエツチングまたはプレス加工によりリードフレーム
に所定のパターンを施した後に、所定の形状の絶縁体7
を貼付け、しかる後にベツド部1aにデイプレス加工を
施すか、または所定のパターンの形成及びデイプレス加
工を施したリードフレーム1に絶縁体7を貼付けること
によって行うことができる。
この絶縁体7は、インナーリード1bの埋設部における
封止樹脂5の上下厚、即ち絶縁体7の上面からパッケー
ジ上面までの封止樹脂5により埋設深さPlと、インナ
ーリード1bの下面からパッケージ下面までの封止樹脂
5により埋設深さP2とを変えることにより、即ち、絶
縁体7を接着させた側の封止樹脂5による埋設深さを、
この絶縁体7の厚さtの分だけ浅くする(P、<P2゜
P2−P1+t)ことにより、インナーリード1bの埋
設部においてパッケージに反りを発生させるためのもの
である。
即ち、上記のように半導体チップ3の埋設部においては
、封止樹脂5による上側埋設深さSlの方が下側埋設深
さS2より深くなるため、上側における樹脂収縮応力が
下側のそれよりも強くなり、その結果、下に凸の反りが
発生する。そこで、インナーリード1bの埋設部におい
て、この反り(下に凸)と反対方向の反り(上に凸)を
発生させ1反発し合う力を利用して、第2図に示すよう
に、パッケージ全体としての反り量aをより少なく抑え
るのである。
ここに、絶縁体7を配置することによって発生するイン
ナーリード1bの埋設部における反り量は、絶縁体7の
厚さtの変化によって変化し、これを変えることによっ
て任意に調整することができるが、充分な反りを発生さ
せるためには、例えば0.2i+m程度以上であること
が望ましく、かつ半導体チップ3の埋設部において発生
する反りの量との関係において、相対的に決定するよう
にすることができる。
なお、この絶縁体7は、300℃以下の熱で変形したり
剥がれてしまうことがないようにする必要がある。
また、この絶縁体7の大きさは、この全面において反り
が発生するため、半導体チップ3及びパッケージの大き
さ等によって変化するが、半導体チップ3のサイズとほ
ぼ同等若しくはその60%位が適当である。
例えば、平面的に考えた場合、パッケージが、50 X
 10m+s (500m、厚さ30關以下)で、90
−の半導体チップ3が搭載されたと仮定した時、絶縁体
7は、60〜10〇−程度の大きさで、かつベツド部1
aの端部からパッケージの端部までの中間、即ちベツド
部1aから絶縁体7かでの距1bと、パッケージ外面か
ら絶縁体7までの距離b′が等しい(b−b’ )位置
に配置することが望ましい。
ここに、この大きさのパッケージにおいては、上記第6
図に示す従来例において、一般に約40〜60μm程度
の反り量(al−40〜60μm)が発生していたが、
上記実施例においては、約25μm以下の反り量(a<
25μm)に抑えることができる。
更に、絶縁体7の形状は、図示のように、バ、。
ケージの長辺に沿った棒状等の形状ではなく、正方形に
近い形である方がより有効である。
第4図は、他の実施例を示すもので、パッケージ長さも
あるが、幅にも余裕があるため、ボンディングワイヤ4
のループ形状を考え、デイプレス加工を施す必要がない
場合に最適なものである。
即ち、上記のように、パッケージに反りが発生するのは
、半導体チップ3の埋設部に−おける封止樹脂5の上下
厚の差によるものである。このため半導体チップ3の埋
設部における上下の封止樹脂の樹脂厚に差がなければ反
りは発生しないことになる。ここに、デイプレス加工を
施さないリードフレーム1′のベツド部1’  aの上
面に半導体チップ3を搭載したものにおいては、半導体
チップ3の上面からパッケージ上面までの上側埋設深さ
81′よりもベツド部1′ aの下面からパッケージ下
面までの下側埋設深さ82′の方が深くなる(S  ’
<52’)。
■ そこで、ベツド部1′ aの下面に、絶縁体8を接着さ
せ、これによってこの絶縁体8の下面からパッケージ下
面までの封止樹脂5による埋設深さS3、即ち半導体チ
ップ3の埋設部における封止樹脂5による下側埋設深さ
を、半導体チップ3の上面からパッケージ上面までの上
側埋設深さSl 、即ち、半導体チップ3の埋設部にお
ける封止樹脂による下側埋設深さと等しくなし、これに
よってこの半導体チップの埋設部における封止樹脂5の
上下厚をほぼ等しく  (S3−31″)して、ここで
反りが発生しないようにしたものである。
第5図は、更に他の実施例を示すもので、この実施例は
リードフレーム1のベツド部1aに充分なデイプレス処
理を施したものにおいても、反り自体の発生を抑えるよ
うにしたものである。
即ち、上記のように、この種のリードフレーム1を使用
したものでは、半導体チップ3の上面からパッケージ上
面までの上側埋設深さSlの方がベツド部1aの下面か
らパッケージ下面までの下側埋設深さS よりも深くな
る(Sl〉S2)。
そこで、半導体チップ3の上面に絶縁体9を接着させ、
これによってこの絶縁体9の上面からパッケージ上面ま
での封止樹脂5による埋設深さS4、即ち半導体チップ
3の埋設部における封止樹脂5による上側埋設深さを、
ベツド部1aの下面からパッケージ下面までの下側埋設
深さS2、即ち半導体チップ3の埋設部における封止樹
脂5による下側埋設深に等しくなし、これによってこの
半導体チップの埋設部における樹脂の上下厚をほぼ等し
く (S4−32)して、ここで反りが発生しないよう
にしたものである。
この実施例の場合、半導体チップ3の電極3aには、ボ
ンディングワイヤ4が接続されているため、このボンデ
ィングワイヤ4に絶縁体9が触れないようにする必要が
ある。
〔発明の効果〕
本発明は上記のような構成であるので、請求項1記載の
発明によれば、デイプレス量が比較的自由となるので、
ボンディングワイヤの良好なループ形状を確保して、ボ
ンディングワイヤが半導体チップの上端エツジに接触し
てしまうことを防止しつつ、互いに反発する方向に反り
を発生させることにより、パッケージ全体としての反り
量をより小さく抑えることができる。しかも、絶縁体に
テーピングとしての役割を果たさせて、これを省略する
ことができる。
また、請求項2記載の発明によれば、半導体チツブ埋設
部における樹脂の上下埋設深さをはほぼ等しくすること
によって、反り自体の発生を極力抑えることができ。
上記のようにして、反り量をより小さくすることにより
、リード・コブラナリチイを向上させて、測定時におけ
るリードの曲がりや実装時の不具合を改善するとともに
、湾曲したリードの端が輸送時にマガジンと接触し曲が
たり、静電破壊が起きてしまうことも防止することがで
きる。
【図面の簡単な説明】
第1図乃至第3図は本発明の一実施例を示し、第1図は
要部拡大断面図、第2図は全体断面図、第3図はリード
フレームの要部平面図、第4図及び第5図は夫々異なる
他の実施例を示す第1図相当図、第6図乃至第8図は従
来例を示し、第6図は第1図相当図、第7図及び第8図
はパッケージ長さが異なる場合の第2図相当図、第9図
は他の従来例を示す第1図相当図、第10図及び第11
図は更に他の従来例を示し、第10図は第3図相当図−
1第11図はワイヤボンディング後の状態を示す断面図
である。 1・・・リードフレーム、1a・・・ベツド部(チップ
搭載部)、1b・・・インナーリード、3・・・半導体
チップ、5・・・封止樹脂、7,8.9・・・絶縁体。

Claims (1)

  1. 【特許請求の範囲】 1、上面に半導体チップを搭載したチップ搭載部の下面
    からパッケージ下面までの下側埋設深さと、上記半導体
    チップの上面からパッケージ上面までの上側埋設深さと
    が異なる樹脂封止型半導体装置において、この両深さの
    内、より深い方の側に面するリードフレームのインナー
    リードの表面に、このインナーリード埋設部における樹
    脂による上下埋設深さを変えてパッケージに反りを発生
    させるための板状の絶縁体を配置したことを特徴とする
    樹脂封止型半導体装置。 2、上面に半導体チップを搭載したチップ搭載部の下面
    からパッケージ下面までの下側埋設深さと、上記半導体
    チップの上面からパッケージ上面までの上側埋設深さと
    が異なる樹脂封止型半導体装置において、上記チップ搭
    載部下面または半導体チップ上面に、上記半導体チップ
    埋設部における樹脂による上下埋設深さをほぼ等しくす
    るための絶縁体を配置したことを特徴とする樹脂封止型
    半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6388338B1 (en) * 1995-04-28 2002-05-14 Stmicroelectronics Plastic package for an integrated electronic semiconductor device
JP2011003680A (ja) * 2009-06-18 2011-01-06 Hitachi Automotive Systems Ltd 電子回路封入装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58191457A (ja) * 1982-05-04 1983-11-08 Toshiba Corp 半導体装置
JPS61207038A (ja) * 1985-03-11 1986-09-13 Fujitsu Ltd 樹脂封止型半導体装置
JPS6236547U (ja) * 1985-08-20 1987-03-04
JPS6352451A (ja) * 1986-08-22 1988-03-05 Hitachi Vlsi Eng Corp レジン封止型半導体装置
JPS63158857A (ja) * 1986-09-26 1988-07-01 テキサス インスツルメンツ インコーポレイテツド 集積回路実装

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58191457A (ja) * 1982-05-04 1983-11-08 Toshiba Corp 半導体装置
JPS61207038A (ja) * 1985-03-11 1986-09-13 Fujitsu Ltd 樹脂封止型半導体装置
JPS6236547U (ja) * 1985-08-20 1987-03-04
JPS6352451A (ja) * 1986-08-22 1988-03-05 Hitachi Vlsi Eng Corp レジン封止型半導体装置
JPS63158857A (ja) * 1986-09-26 1988-07-01 テキサス インスツルメンツ インコーポレイテツド 集積回路実装

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6388338B1 (en) * 1995-04-28 2002-05-14 Stmicroelectronics Plastic package for an integrated electronic semiconductor device
JP2011003680A (ja) * 2009-06-18 2011-01-06 Hitachi Automotive Systems Ltd 電子回路封入装置

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KR940007378B1 (ko) 1994-08-16
JP2531817B2 (ja) 1996-09-04

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