JP2002026194A - 電子部品のパッケージ構造 - Google Patents

電子部品のパッケージ構造

Info

Publication number
JP2002026194A
JP2002026194A JP2000209765A JP2000209765A JP2002026194A JP 2002026194 A JP2002026194 A JP 2002026194A JP 2000209765 A JP2000209765 A JP 2000209765A JP 2000209765 A JP2000209765 A JP 2000209765A JP 2002026194 A JP2002026194 A JP 2002026194A
Authority
JP
Japan
Prior art keywords
package
electronic component
groove
sealing resin
peripheral edges
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000209765A
Other languages
English (en)
Inventor
Kazunori Yamada
和則 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2000209765A priority Critical patent/JP2002026194A/ja
Publication of JP2002026194A publication Critical patent/JP2002026194A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 この発明は、電子部品のパッケージ構造に関
するものである。 【解決手段】 この発明は、アイランド1に半導体チッ
プ2を載設してなる電子素子を封止樹脂でモールドした
パッケージ4の上面周縁に、条溝sを形成したことを特
徴とした電子部品のパッケージ構造を提供せんとするも
のである。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、電子部品のパッ
ケージ構造に関するものである。
【0002】
【従来の技術】従来、BGA型半導体装置や一般の電子部
品は、アイランドにチップを載設してワイヤーボンデイ
ングなどをした後に、封止樹脂で全体をモールドしてパ
ッケージして構成されている。
【0003】ところが、実装スペースを可及的に小さく
して応用製品の小型化が進む中、当然に電子部品も小型
化がすすみ特にパッケージの薄型化が望まれている。
【0004】
【発明が解決しょうとする課題】ところが、電子部品の
パッケージが薄くなればなるほどに発熱などの要因によ
りパッケージが反ってモールド内のチップにクラックが
発生したり、パッケージが割れたりして不良品となり、
電子部品の性能や機能を果たすことができない欠点があ
った。
【0005】
【課題を解決するための手段】この発明は、アイランド
に半導体チップを載設してなる電子素子を封止樹脂でモ
ールドしたパッケージの上面周縁に、条溝を形成したこ
とを特徴とした電子部品のパッケージ構造を提供せんと
するものである。
【0006】また、パッケージの周縁に突堤を形成した
ことにも特徴を有する。
【0007】
【発明の実施の形態】この発明では、アイランドに半導
体チップを載設したBGA型半導体装置において、電子素
子を封止樹脂でモールドしてパッケージとしたその上面
周縁に一定深さで内底面を湾曲状のアールとした条溝を
形成しており、また必要に応じてその条溝の外周のパッ
ケージ周縁部に突堤を形成している。
【0008】従って、電子部品が小型化、薄型化しても
発熱による収縮によってパッケージの封止樹脂が反らん
としても、パッケージの周縁部分の条溝により反り返り
の反力を吸収して封止樹脂に無理な応力が及ばずパッケ
ージにクラックが発生するのを防止し、またパッケージ
内のチップが損傷するのを防止出来るものである。
【0009】
【実施例】この発明の実施例を図面にもとづき詳説すれ
ば、図1は本発明の電子部品たるBGA型半導体装置Aの
断面説明図を示している。
【0010】すなわち、BGA型半導体装置Aは、フレー
ム11の上面に半導体チップ2を載設しフレーム11の下面
に半田ボール3を接合し、半導体チップ2と半田ボール
3との間を金線6でワイヤーボンデングして電子部品を
構成し、この電子部品を封止樹脂でモールドしてパッケ
ージ4を形成している。
【0011】また、図2は、本発明の電子部品たる他の
実施例の通常の半導体装置Bの断面説明図を示してい
る。
【0012】すなわち、通常の半導体装置Bは、アイラ
ンド1の上面に半導体チップ2を載設し、半導体チップ
2と、アイランド1の周辺のインナーフレーム5とを金
線6でワイヤーボンデイングして電子素子を形成しこの
電子素子を封止樹脂でモールドしてパッケージ4を形成
している。
【0013】本発明の特徴となるのは、かかる半導体装
置A,Bのパッケージ4の上面周縁に条溝sを形成した
ことにある。
【0014】すなわち、方形状のパッケージ4の外周縁
に沿って方形状を形成するように位置した条溝はs、図
4に示すように断面形状が上方から下方に向かって漸次
幅が薄くなるテーパ形状にすると共に、該溝の下底面先
端7は湾曲状とし、しかも、方形状の条溝sの外側のパ
ッケージ上面は条溝sの内側のパッケージ上面より低く
形成している。
【0015】すなわち、条溝sの開口幅員aは、条溝s
の外周縁からの条溝深さbと略同一にしており、条溝s
の開口内周縁からの深さb’はパッケージの高さcの略
2分の1としている。
【0016】しかも、条溝sのパッケージ4上面外周端
縁からの距離dは条溝sの開口幅員aの約2倍としてい
る。
【0017】従って、電子部品のパッケージ4が発熱な
どの要因により下方湾曲状に変形せんとしても、条溝s
が下方湾曲にともなうパッケージ4上層部の収縮応力、
特に下方向に湾曲しやすいパッケージ4の周縁部の収縮
応力を吸収し、しかも条溝sの下底面の湾曲状のアール
形状によって、パッケージ4に不用な力をかけることな
くパッケージ4の封止樹脂にクラックが形成されるのを
防止し、またパッケージ4の無理な変形によるチップの
損傷を防止するものである。
【0018】また上記の条溝sの他の実施例としては、
図5に示すように、パッケージ4の外周縁に突堤Tを形
成し、突堤Tに囲まれたパッケージ中央上面との間に段
差を形成し、パッケージ中央上面の一段低くなった部分
を条溝sの一変形とするものである。
【0019】この実施例では、熱などによりパッケージ
4の周縁が反って変形せんとしても、突堤Tの肉厚部分
によって、変形にともなう応力を肉厚部分の突堤Tで受
止めて充分な強度を保持できるようにすることによりパ
ッケージ4の反りを防止するものである。
【0020】また、他の実施例では、パッケージ4上面
の周縁部分を残してその内側の中央部4’を薄肉状とし
結果的にパッケージ4の上面周縁部に突堤T’を形成す
るようにすると共に、突堤T’の内側面下端に条溝sを
形成しこの条溝sの深さをパッケージの突堤T部分の全
高の約2分の1としているものである。
【0021】この実施例における条溝sは、図1,2、
4、などについて説明した条溝sと同じ機能を果たすこ
とができ、更には、条溝sの外周方向には突堤T’が形
成されているため、その分前述した突堤Tと同様にパッ
ケージ4上面周縁部の反りを防止し得るものであり、し
かも条溝sから内側方への反りに対しては、薄肉状の中
央部4’がパッケージ4全体の無理な応力を分散してパ
ッケージへのクラック発生などの危険を更に防止するこ
とができるものである。
【0022】なお、上記したBGA型半導体装置Aのパッ
ケージ4に形成した条溝sや突堤T,T'やパッケージ
4上面の薄肉形成の構造は、一般の半導体装置B、例え
ば図2に示すようにアイランド1上面に半導体チップ2
を載設してインナーフレーム5にボンデイングして電子
素子全体を封止樹脂でモールドしてパッケージを形成し
た半導体装置にも適用することができ、BGA型半導体装
置Aのパッケージ4表面と同様の反り防止用加工を行う
ことができる。
【0023】なお、図2に示す一般の半導体装置Bにお
いては、条溝sを形成するに際しては半導体チップ2と
インナーフレーム5との間にボンデイングする金線6位
置との関係で金線6と干渉しない位置に条溝sを形成す
ることが必要であり、そのためにも図4において説明し
た条溝sの位置、深さ、開口幅員などが必要となる。
【0024】
【発明の効果】請求項1の発明によれば、電子素子をモ
ールドして形成したパッケージの上面周縁に条溝を形成
したので、条溝の開口縁部が突条状に形成されることに
なり、実装スペースや実装製品小型化の要請でパケージ
が薄くなっても、条溝によりパケージの反り返りの反力
を受止めやすくパッケージへのクラックの発生を防止で
きる効果を有し、また製品の搬送中での衝撃に対しても
耐えうる効果がある。
【0025】請求項2の発明によれば、パッケージの周
縁に突堤を形成したので突堤が薄いパッケージの反り返
りの反力を受止めることができ、パッケージの反りを防
止し、反りによるパッケージへのクラックの発生を防止
し搬送中での衝撃にも耐えうる効果がある。
【図面の簡単な説明】
【図1】本発明の電子部品のうちBGA型半導体装置のパ
ッケージ構造の断面説明図。
【図2】本発明の電子部品のうち通常型の半導体装置の
パッケージ構造の断面説明図。
【図3】本発明電子部品のパッケージ構造の平面図。
【図4】本発明電子部品のパッケージ構造の条溝を示す
実施例の要部拡大断面説明図。
【図5】本発明電子部品のパッケージ構造の他の実施例
の断面説明図。
【図6】同じく他の実施例の断面説明図。
【符号の説明】
A BGA型半導体装置 s 条溝 T 突堤 a 開口幅員 b 条溝深さ c パッケージの高さ d 距離 1 アイランド 2 チップ 3 半田ボール 4 パッケージ 5 インナーフレーム 6 金線

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 アイランド(1)またはフレーム(1')に半
    導体チップ(2)を載設してなる電子素子を封止樹脂でモ
    ールドしたパッケージ(4)の上面周縁に、条溝(s)を形成
    したことを特徴とした電子部品のパッケージ構造。
  2. 【請求項2】 パッケージ(4)の周縁に突堤(T)を形成し
    たことを特徴とする請求項1に記載の電子部品のパッケ
    ージ構造。
JP2000209765A 2000-07-11 2000-07-11 電子部品のパッケージ構造 Pending JP2002026194A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000209765A JP2002026194A (ja) 2000-07-11 2000-07-11 電子部品のパッケージ構造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000209765A JP2002026194A (ja) 2000-07-11 2000-07-11 電子部品のパッケージ構造

Publications (1)

Publication Number Publication Date
JP2002026194A true JP2002026194A (ja) 2002-01-25

Family

ID=18706124

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000209765A Pending JP2002026194A (ja) 2000-07-11 2000-07-11 電子部品のパッケージ構造

Country Status (1)

Country Link
JP (1) JP2002026194A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7880317B2 (en) 2005-11-22 2011-02-01 Sony Corporation Semiconductor device and method of manufacturing semiconductor device
JP2011253879A (ja) * 2010-06-01 2011-12-15 Nec Corp 半導体素子及び半導体内蔵基板
WO2012037263A1 (en) 2010-09-14 2012-03-22 Qualcomm Incorporated Electronic packaging with a variable thickness mold cap
JP2013026234A (ja) * 2011-07-14 2013-02-04 Mitsubishi Electric Corp 半導体装置
WO2014122797A1 (ja) * 2013-02-08 2014-08-14 株式会社東芝 電子機器および半導体電子部品

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7880317B2 (en) 2005-11-22 2011-02-01 Sony Corporation Semiconductor device and method of manufacturing semiconductor device
JP4827851B2 (ja) * 2005-11-22 2011-11-30 ソニー株式会社 半導体装置および半導体装置の製造方法
JP2011253879A (ja) * 2010-06-01 2011-12-15 Nec Corp 半導体素子及び半導体内蔵基板
WO2012037263A1 (en) 2010-09-14 2012-03-22 Qualcomm Incorporated Electronic packaging with a variable thickness mold cap
US8753926B2 (en) 2010-09-14 2014-06-17 Qualcomm Incorporated Electronic packaging with a variable thickness mold cap
JP2013026234A (ja) * 2011-07-14 2013-02-04 Mitsubishi Electric Corp 半導体装置
WO2014122797A1 (ja) * 2013-02-08 2014-08-14 株式会社東芝 電子機器および半導体電子部品

Similar Documents

Publication Publication Date Title
US7728414B2 (en) Lead frame and resin-encapsulated semiconductor device
KR100477020B1 (ko) 멀티 칩 패키지
US6624058B1 (en) Semiconductor device and method for producing the same
US20020153599A1 (en) Multi-chip package
KR101017533B1 (ko) 오버몰드된 플라스틱 패키지를 위한 히트싱크 또는플래그용 소형 몰드로크들
KR20080027920A (ko) 반도체 디바이스
KR20040030514A (ko) 플라스틱 반도체 패키지
US6483181B2 (en) Multi-chip package
KR100586699B1 (ko) 반도체 칩 패키지와 그 제조 방법
JP4525277B2 (ja) 半導体装置
JP2001015668A (ja) 樹脂封止型半導体パッケージ
JP2570037B2 (ja) 分離型ヒートシンク・ボンディングパッドを有する半導体パッケージ
US6680531B2 (en) Multi-chip semiconductor package
JP2002026194A (ja) 電子部品のパッケージ構造
US7459770B2 (en) Lead frame structure having blocking surfaces and semiconductor package integrated with the lead frame structure
JP5361426B2 (ja) 半導体デバイス
US10707193B2 (en) Semiconductor device package having a mounting plate with protrusions exposed from a resin material
JPH098186A (ja) 半導体集積回路装置およびその製造方法
US6806565B2 (en) Lead-frame-based semiconductor package and fabrication method thereof
US20110115067A1 (en) Semiconductor chip package with mold locks
US20080157297A1 (en) Stress-Resistant Leadframe and Method
KR100940760B1 (ko) 반도체 패키지
US20120241932A1 (en) Semiconductor device
JP2005311099A (ja) 半導体装置及びその製造方法
KR100205495B1 (ko) 모서리의 양변이 식각된 방열판을 갖는 고방열 패키지용 리드프레임 및그를 이용한 반도체 칩 패키지

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20040826