JPH03209532A - インタフェース回路 - Google Patents
インタフェース回路Info
- Publication number
- JPH03209532A JPH03209532A JP2003834A JP383490A JPH03209532A JP H03209532 A JPH03209532 A JP H03209532A JP 2003834 A JP2003834 A JP 2003834A JP 383490 A JP383490 A JP 383490A JP H03209532 A JPH03209532 A JP H03209532A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- devices
- inverting
- different
- interface circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000007634 remodeling Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000000644 propagated effect Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はインタフェース回路に関し、特に偶数パリティ
モード又は奇数パリティモードとして動作する装置間の
インタフェース回路に関する。
モード又は奇数パリティモードとして動作する装置間の
インタフェース回路に関する。
従来技術
一般に、コンピュータの内部や、通信路において、信号
が伝播するときに、ビットの本来の値“０”が“１”１
”が“０＃となるような誤りを生じることがある。この
ような誤りが起きた場合、なんらかの方法で自動的に誤
りを検出したり、あるいは誤った符号を訂正することは
、極めて重要である。パリティ検査は、記号列のうち“
１“の数が偶数個であるか、奇数個であるかを調べて誤
りの有無を検出する方法の１つとして良く知られている
。
が伝播するときに、ビットの本来の値“０”が“１”１
”が“０＃となるような誤りを生じることがある。この
ような誤りが起きた場合、なんらかの方法で自動的に誤
りを検出したり、あるいは誤った符号を訂正することは
、極めて重要である。パリティ検査は、記号列のうち“
１“の数が偶数個であるか、奇数個であるかを調べて誤
りの有無を検出する方法の１つとして良く知られている
。
そのパリティ検査を行うためのパリティ検査回路は、奇
数パリティで動作する装置の場合、データ列の“１”の
数が偶数になると誤りとし、また、偶数パリティで動作
する装置の場合は、”１”の数が奇数個で誤りとするよ
うに判定している。
数パリティで動作する装置の場合、データ列の“１”の
数が偶数になると誤りとし、また、偶数パリティで動作
する装置の場合は、”１”の数が奇数個で誤りとするよ
うに判定している。
従って、奇数パリティで動作する装置から偶数パリティ
で動作する装置に、またはその逆の場合に伝播されるデ
ータは、相手側の装置に入力されると、正しいはずのデ
ータが誤りとして判定されてしまう。このようにパリテ
ィ方式の違うデータの接続は、パリティを合致させる回
路がないかぎり不可能であった。
で動作する装置に、またはその逆の場合に伝播されるデ
ータは、相手側の装置に入力されると、正しいはずのデ
ータが誤りとして判定されてしまう。このようにパリテ
ィ方式の違うデータの接続は、パリティを合致させる回
路がないかぎり不可能であった。
上述した従来の技術において、パリティ方式が異なる場
合における装置間の接続の際には、奇数パリティを偶数
パリティに、偶数パリティを奇数パリティに変換する回
路がどちらかの装置にあり、パリティを合わせていた。
合における装置間の接続の際には、奇数パリティを偶数
パリティに、偶数パリティを奇数パリティに変換する回
路がどちらかの装置にあり、パリティを合わせていた。
例えば、第２図に示されているように奇数パリティで動
作する装置Ａに奇数パリティで動作する装置Ｃが接続さ
れていた場合、そこに偶数パリティで動作する装置Ｂを
差替えることは、パリティが違うためできなかった。
作する装置Ａに奇数パリティで動作する装置Ｃが接続さ
れていた場合、そこに偶数パリティで動作する装置Ｂを
差替えることは、パリティが違うためできなかった。
また、差替える場合には、インタフェース回路等の修正
、改造が必要となるという欠点があった。
、改造が必要となるという欠点があった。
発明の目的
本発明は上述した従来の欠点を解決するためになされた
ものであり、その目的はパリティ方式の異なる装置同士
を接続しても正常な動作を可能とするインタフェース回
路を提供することである。
ものであり、その目的はパリティ方式の異なる装置同士
を接続しても正常な動作を可能とするインタフェース回
路を提供することである。
発明の構成
本発明によるインタフェース回路は、偶数パリティモー
ド又は奇数パリティモードとして動作する装置間のイン
タフェース回路であって、接続される相手装置と自装置
とのパリティモードが異なるとき相手装置からの人力デ
ータのパリティビットを反転する入力反転手段を有する
ことを特徴とする。
ド又は奇数パリティモードとして動作する装置間のイン
タフェース回路であって、接続される相手装置と自装置
とのパリティモードが異なるとき相手装置からの人力デ
ータのパリティビットを反転する入力反転手段を有する
ことを特徴とする。
本発明による他のインタフェース回路は、偶数パリティ
モード又は奇数パリティモードとして動作する装置間の
インタフェース回路であって、接続される相手装置と自
装置とのパリティモードが異なるとき相手装置への出力
データのパリティビットを反転する出力反転手段を有す
ることを特徴とする。
モード又は奇数パリティモードとして動作する装置間の
インタフェース回路であって、接続される相手装置と自
装置とのパリティモードが異なるとき相手装置への出力
データのパリティビットを反転する出力反転手段を有す
ることを特徴とする。
本発明による他のインタフェース回路は、偶数パリティ
モード又は奇数パリティモードとして動作する装置間の
インタフェース回路であって、接続される相手装置と自
装置とのパリティモードが異なるとき相手装置からの入
力データのパリティビットを反転する入力反転手段と、
接続される相手装置と自装置とのパリティモードが異な
るとき相手装置への出力データのパリティビットを反転
する出力反転手段とを有することを特徴とする。
モード又は奇数パリティモードとして動作する装置間の
インタフェース回路であって、接続される相手装置と自
装置とのパリティモードが異なるとき相手装置からの入
力データのパリティビットを反転する入力反転手段と、
接続される相手装置と自装置とのパリティモードが異な
るとき相手装置への出力データのパリティビットを反転
する出力反転手段とを有することを特徴とする。
実施例
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明によるインタフェース回路を採用したコ
ンピュータの主要部の構成を示すブ０ツク図である。図
において、他装置からの入力のうち、１は入力データで
あり、１ｏはそのパリティである。また、他装置への出
力のうち、２は出力データであり、２０はそのパリティ
である。
ンピュータの主要部の構成を示すブ０ツク図である。図
において、他装置からの入力のうち、１は入力データで
あり、１ｏはそのパリティである。また、他装置への出
力のうち、２は出力データであり、２０はそのパリティ
である。
モードビット１１は、ソフトウェアで設定、解除が可能
であり、現在接続されている装置が、奇数パリティで動
作しているか、偶数パリティで動作しているかを示すビ
ットである。
であり、現在接続されている装置が、奇数パリティで動
作しているか、偶数パリティで動作しているかを示すビ
ットである。
２１と２２とは、共に周知の排他的論理和回路（イクス
クルーシブオアゲート）で構成され、パリティをモード
ビット１１に応じて、反転するためのパリティ反転手段
である。すなわち、２つの入力が一致すれば“０°を出
力し、不一致であれば“１″を出力するのである。
クルーシブオアゲート）で構成され、パリティをモード
ビット１１に応じて、反転するためのパリティ反転手段
である。すなわち、２つの入力が一致すれば“０°を出
力し、不一致であれば“１″を出力するのである。
入力データ用レジスタ３１は入力データ１及び入力バリ
ティ１０を一旦、格納するものである。
ティ１０を一旦、格納するものである。
出力データ用レジスタ３２は出力データ２及び出力バリ
ティ２０を一旦、格納するものである。
ティ２０を一旦、格納するものである。
パリティ検査回路４１及び４２は、データ及びパリティ
の文字列で１の数が、偶数であるか、奇数であるかを調
べて誤りの有無を判定する回路である。その場合、奇数
パリティと偶数パリティとでは、判定基準がちょうど反
対である。
の文字列で１の数が、偶数であるか、奇数であるかを調
べて誤りの有無を判定する回路である。その場合、奇数
パリティと偶数パリティとでは、判定基準がちょうど反
対である。
かかる構成とされた本実施例の回路を含む装置間の接続
例を示したものが第３図である。
例を示したものが第３図である。
第３図のＡとＣとは奇数パリティで動作する装置、Ｂは
偶数パリティで動作する装置である。
偶数パリティで動作する装置である。
図に示されているように、装置Ａと装置Ｃとを接続する
場合、すなわち奇数パリティで動作する装置同士を接続
する場合、第１図のモードビット１１を°０”に設定す
る。すると、入力バリティ１０はパリティ反転手段２１
を通過しても反転されずに入力データ用レジスタ３１に
格納されることとなる。
場合、すなわち奇数パリティで動作する装置同士を接続
する場合、第１図のモードビット１１を°０”に設定す
る。すると、入力バリティ１０はパリティ反転手段２１
を通過しても反転されずに入力データ用レジスタ３１に
格納されることとなる。
パリティ検査回路４１は入力データ１と入力バリティ１
０とのチエツクを行い、誤りがなければ、誤りは検出さ
れない。また、出力データ用レジスタ３２から出力され
るパリティもパリティ反転手段２２を通過しても反転さ
れずに、そのまま出力バリティ２０となり、他装置へ伝
播される。
０とのチエツクを行い、誤りがなければ、誤りは検出さ
れない。また、出力データ用レジスタ３２から出力され
るパリティもパリティ反転手段２２を通過しても反転さ
れずに、そのまま出力バリティ２０となり、他装置へ伝
播される。
一方、第３図のＢとＣとを接続する場合、すなわち異な
るパリティで動作する装置同士を接続する場合、第１図
のモードビット１１は“１２に設定する。すると、人力
バリティ１０はパリティ反転回路２１を通過してパリテ
ィを反転、つまり、偶数パリティと奇数パリティとを変
換して入力データ用レジスタ３１に格納されることとな
る。
るパリティで動作する装置同士を接続する場合、第１図
のモードビット１１は“１２に設定する。すると、人力
バリティ１０はパリティ反転回路２１を通過してパリテ
ィを反転、つまり、偶数パリティと奇数パリティとを変
換して入力データ用レジスタ３１に格納されることとな
る。
パリティ検査回路４１は入力データ１と入力バリティ１
０とのチエツクを行い、誤りがなければ、誤りは検出さ
れない。また、同様に出力データ用レジスタ３２から出
力されるパリティもパリティ反転回路２２を通過してパ
リティが変換されて出力バリティ２０となり、他装置へ
伝播される。つまり、本発明は、接続相手のパリティモ
ードに応じて、予めモードビットを設定しておき、入出
力の際にパリティを反転することにより、パリティ検査
の正常実行を可能としているのである。
０とのチエツクを行い、誤りがなければ、誤りは検出さ
れない。また、同様に出力データ用レジスタ３２から出
力されるパリティもパリティ反転回路２２を通過してパ
リティが変換されて出力バリティ２０となり、他装置へ
伝播される。つまり、本発明は、接続相手のパリティモ
ードに応じて、予めモードビットを設定しておき、入出
力の際にパリティを反転することにより、パリティ検査
の正常実行を可能としているのである。
なお、本実施例においては、入力の際にパリティを反転
する手段と出力の際にパリティを反転する手段とを１つ
の装置内に設けているが、各装置内に人力の際にパリテ
ィを反転する手段を設けるという方式又は各装置内に出
力の際にパリティを反転する手段を設けるという方式を
採用しても同様の効果が得られることは明らかである。
する手段と出力の際にパリティを反転する手段とを１つ
の装置内に設けているが、各装置内に人力の際にパリテ
ィを反転する手段を設けるという方式又は各装置内に出
力の際にパリティを反転する手段を設けるという方式を
採用しても同様の効果が得られることは明らかである。
発明の詳細
な説明したように本発明によれば、パリティの異なる装
置でも、ソフトウェアで制御するだけで接続でき、イン
タフェースを改造しなくても済むという効果がある。
置でも、ソフトウェアで制御するだけで接続でき、イン
タフェースを改造しなくても済むという効果がある。
第１図は本発明によるインタフェース回路を採用したコ
ンピュータの主要部の構成を示すブロック図、第２図は
従来のコンピュータシステムにおける装置間の接続状態
を示す概略図、第３図は本発明によるインタフェース回
路を採用したコンピュータシステムにおける装置間の接
続状態を示す概略図である。 主要部分の符号の説明 １１・・・・・・モードビット ２１．２２・・・・・・パリティ反転手段４１．４２・
・・・・・パリティ検査回路第１図
ンピュータの主要部の構成を示すブロック図、第２図は
従来のコンピュータシステムにおける装置間の接続状態
を示す概略図、第３図は本発明によるインタフェース回
路を採用したコンピュータシステムにおける装置間の接
続状態を示す概略図である。 主要部分の符号の説明 １１・・・・・・モードビット ２１．２２・・・・・・パリティ反転手段４１．４２・
・・・・・パリティ検査回路第１図
Claims (3)
- （１）偶数パリテイモード又は奇数パリテイモードとし
て動作する装置間のインタフェース回路であって、接続
される相手装置と自装置とのパリテイモードが異なると
き相手装置からの入力データのパリテイビットを反転す
る入力反転手段を有することを特徴とするインタフェー
ス回路。 - （２）偶数パリテイモード又は奇数パリテイモードとし
て動作する装置間のインタフェース回路であって、接続
される相手装置と自装置とのパリテイモードが異なると
き相手装置への出力データのパリテイビットを反転する
出力反転手段を有することを特徴とするインタフェース
回路。 - （３）偶数パリテイモード又は奇数パリテイモードとし
て動作する装置間のインタフェース回路であって、接続
される相手装置と自装置とのパリテイモードが異なると
き相手装置からの入力データのパリテイビットを反転す
る入力反転手段と、接続される相手装置と自装置とのパ
リテイモードが異なるとき相手装置への出力データのパ
リテイビットを反転する出力反転手段とを有することを
特徴とするインタフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003834A JPH03209532A (ja) | 1990-01-11 | 1990-01-11 | インタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003834A JPH03209532A (ja) | 1990-01-11 | 1990-01-11 | インタフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03209532A true JPH03209532A (ja) | 1991-09-12 |
Family
ID=11568221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003834A Pending JPH03209532A (ja) | 1990-01-11 | 1990-01-11 | インタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03209532A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015040467A (ja) * | 2013-08-23 | 2015-03-02 | 三菱重工メカトロシステムズ株式会社 | 開度表示システム |
-
1990
- 1990-01-11 JP JP2003834A patent/JPH03209532A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015040467A (ja) * | 2013-08-23 | 2015-03-02 | 三菱重工メカトロシステムズ株式会社 | 開度表示システム |
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