JPH03198343A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体装置の製造方法に関するものであり、
特にＢｉＣＭＯ３（バイポーラ・ＣＭＯ３）型半導体装
置の製造方法におけるバイポーラトランジスタの真性ベ
ース領域の形成方法の改良に関するものである。

（従来の技術） ＢｉＭＯ３型半導体集積回路装置の従来の製造方法とし
ては、例えば特開昭６３−１６６７３号公報、特表昭６
３−５０３１８５号公報等に開示されたものがある。

第２図（Ａ）−（Ｋ）は、特開昭６３−１６６７３号公
報に開示されたＢ　ｉ　ＣＭＯ３型半導体集積回路装置
の製造方法の主要工程における断面構造を示す図である
。

第２図（Ａ）に示すように、半導体基板４１内にｎ型半
導体ウェル４２．４４及びｐ型半導体ウェル４３を形成
し、例えばＬＯＣＯ３法により、厚い絶縁層４５を形成
して各ウェルを分離する。

ｎ型ウェル４２をバイポーラトランジスタ形成領域（以
下バイポーラ部という。）とし、ｎ型ウェル４３及びｎ
型ウェル４４をＣＭＯ３）ランジスタ形成領域（以下Ｃ
ＭＯ３部という。）とする。

通常の熱酸化により、厚さ１５０人程Ｓ０絶縁層４６を
基板４１全面に形成し、ＣＭＯ３部にレジスト膜を付け
て、バイポーラ部４２に絶縁層４６を介して例えば高濃
度Ｂ゛イオン注入して、真性ベース領域４７を形成する
。

次に、第２図（Ｂ）に示すとおり、基板４１全面に、Ｐ
（リン）をドーピングした第１の多結晶シリコン膜４８
を厚さ約４０００人程度に形成し、続いて厚さ約５００
人程度の窒化シリコン膜４９を、更に厚さ約２０００人
程度の第２の多結晶シリコン膜５０を順次堆積する。第
２の多結晶シリコン膜５０には例えばひ素（Ａｓ）のよ
うなｎ型不純物をドーピングする。

次に、第２図（Ｃ）に示すとおり、第１の多結晶シリコ
ン膜４８、窒化シリコン膜４９及び第２の多結晶シリコ
ン膜５０とからなる３層構造膜のパターンニングを行い
、バイポーラ部４２及びＮＭＯ３部４３、ＰＭＯ３部４
４部名４域中央に３層構造の島をそれぞれ形成する。次
いで、イオン注入によりＮＭＯ３部４３には低濃度ｎ型
ソース・ドレイン領域５１ａ、５１ｂを、ＰＭＯＳ部４
４には低濃度ｐ型ソース・ドレイン領域５２ａ。

５２ｂをそれぞれ形成する。

次に、基板全面に例えば厚さ３５００人程度０酸化シリ
コン膜を形成し、異方性エツチングによってこの酸化シ
リコン膜及び絶縁層４６を除去することにより、第２図
（Ｄ）に示すように、バイポーラ部４２の真性ベース領
域４７の表面の一部４７ａ、前記低濃度ソース・ドレイ
ン領域５１ａ。

５１ｂ、５２ａ、５２ｂの表面の一部を露出させると共
に、前記３層構造の島側壁に厚さ約３０００人程度のサ
イドウオール５３をそれぞれ形成する。

次に、基板全表面に例えばＣＶ　Ｄ　（Ｃｈｅｍｉｃａ
ｌＶａｐｏｕｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によって厚
さ４０００人程度０第３の多結晶シリコン膜５４を形成
した後、例えば９００°Ｃの窒素雰囲気中で３０分程度
の熱処理を行って、害鳥の第２の多結晶シリコン膜５０
内にドーピングされているひ素を第３の多結晶シリコン
膜５４内に拡散させ、第３の多結晶シリコン膜５４内に
ｎ型多結晶２９３７層５４ａを形成する。

次に、例えばプラズマエツチングを用いて第３の多結晶
シリコン膜５４内のｎ型多結晶２９３７層５４ａ及び害
鳥の第２の多結晶シリコン膜５０のみを選択的に除去す
る。第２図（Ｆ）に示すとおり、第３の多結晶シリコン
１５４の内のひ素が拡散されなかった部分５４ｂはエツ
チングされずに残り、この第３の多結晶シリコン膜５４
ｂはサイドウオール５３及び害鳥によってそれぞれ分離
される。このプラズマエツチングによって、第２の多結
晶シリコン膜５０をエツチングする速度は十分に小さい
ので、三層構造の島の最上層を形成している第２の多結
晶シリコン膜５０を除去した時点でエツチングは自動的
に停止する。

次に、第２図（Ｇ）に示すように、ＬＯＧＯ３酸化膜４
５上の第３の多結晶シリコン膜５４ｂの一部を除去して
それぞれを分離した後、酸化処理を施す。窒化シリコン
膜４９がマスクとして働くため、第３の多結晶シリコン
膜５４ｂの外表面にのみ酸化シリコンからなる絶縁膜５
５が形成される。次に、バイポーラ部４２及びＮＭＯ３
部４４上の第３の多結晶シリコンＷＡ５４ｂ中に例えば
Ｂ゛イオン注入し、ＰＭＯ３ｌ−ランジスタ形成領域４
３上の第３の多結晶シリコン膜５４ｂ中には例えばＡｓ
＋イオンを注入して、熱処理を加え、各領域に注入され
た不純物を拡散させてバイポーラ部には外部ベース領域
５６を、ＰＭＯ３及びＮＭＯＳトランジスタ部には高濃
度ソース・ドレイン拡散領域５７．５８を形成する。

次に、第２図（Ｈ）に示すようにフォトエツチング及び
反応イオンエツチング法により、バイポーラ部４２上の
島内の窒化シリコン膜４９及び第１の多結晶シリコン膜
４８を除去し、更に、フッ酸水溶液を用いて、絶縁膜４
６を除去してコンタクトホール５９を形成する。

次に、バイポーラ部４２上に第４の多結晶シリコン膜６
０を堆積した後、この第４の多結晶シリコン膜６０にＡ
ｓ”イオンを注入し、所定の熱処理を施す。更に第２図
（Ｉ）に示すように、この第４の多結晶シリコン膜６０
に注入された不純物を拡散させて、真性ベース領域４７
内にエミッタ頭載６１を形成する。続いて、ＭＯＳ）ラ
ンジスタ形成領域４３．４４上の品玉の窒化シリコン膜
４９を除去し、続いて基板全面に酸化シリコン膜とＰＳ
Ｇ膜６２を順次堆積した後、第２図（Ｊ）に示すように
ＰＳＧ膜６２を加工してコンタクトホール６３．６４．
６５．６６を形成し、第２図（Ｋ）に示すようにアルミ
配線６７を行い、各素子間を電気的に接続してＢｉＣＭ
Ｏ３半導体装置を完成する。

第３図（Ａ）〜（Ｎ）は、特表昭６１−５０３１８５号
公報に開示されたＢｉＣＭＯ３構造の半導体装置の製造
方法の主な工程における断面構造を示す図である。

第３図（Ａ）に示すとおり、ｐ型半導体基板７１を周知
の方法によって、バイポーラ部７２、ＰＭＯ３Ｉ−ラン
ジスタ部７３及びＮＭＯ３Ｉ−ランジスタ部７４に分離
し、ゲート酸化を行って、ゲート酸化膜７５を形成した
後、厚さ５０ｎｍ程度の第１の多結晶シリコン膜７６を
基板全面に堆積する。

次に、バイポーラ部７２にレジスト膜７７を付けてイオ
ン化ホウ素Ｂ＋を注入して０Ｍ０３部７３．７４のしき
い値を調整する。レジスト膜７７を除去した後、第３図
（Ｃ）に示すように０Ｍ０３部７３．７４及びバイポー
ラ部７２のコレクタ接点領域上にレジスト膜７８を付け
、バイポーラ部７２にフン化ホウ素ＢＦ２を注入して真
性ベース領域７９を形成する。

次に、レジスト膜７８を除去し、第３図（Ｄ）に示すと
おり、基板全面に厚さ約３５０　ｎｍ程度の第２の多結
晶シリコン膜８０を堆積、続いて５０〜１１００ｎのシ
リコン窒化膜８１、厚さ約６００ｎｍの第３の多結晶シ
リコン膜８２を堆積して３層構造を形成した後、基板全
面にひ素ドーパントを注入する。

第３図（Ｅ）に示すように、上記３層構造をパターニン
グして、ＮＭＯ３及びＰＭＯ３各領域中央及びバイポー
ラ部のベース領域７９上にそれぞれ島８３ａ、８３ｂ、
８３ｃを形成する。第３図（Ｆ）に示すようにデバイス
全体に例えば２酸化シリコンからなる絶縁膜８４を堆積
した後、異方性エツチングによって第３図（Ｇ）に示す
ように害鳥８３ａ、８３ｂ、８３ｃにサイドウオール部
８４ａを形成する。その後、第３図（Ｈ）に示ｔように
、第４の多結晶シリコン膜８５をデバイス全面に堆積し
た後、この第４の多結晶シリコン膜８５をパターニング
して第３図（Ｉ）に示すようにバイポーラ部のベース電
極８５ｃ、ＭＯＳトランジスタ部のソース・ドレイン電
極８５ａ、８５ｂを形成する。

バイポーラ部のコレクタ領域及びＰＭＯ３部にレジスト
膜８６を付けて、これをマスクにしてＮＭＯ３部７４及
びバイポーラ部７２のコレクタ形底領域に燐イオンを注
入する。続いて、レジスト膜８６を除去し、ＮＭＯ３部
及びバイポーラ部のコレクタ接点領域にレジスト膜８７
を付け、これをマスクにしてＰＭＯ３部７３及びバイポ
ーラ部７２のベース形成領域にフン化ホウ素ＢＦ、イオ
ンを注入する。

次に、第３図（Ｋ）に示すとおり、デバイス全面にシリ
コン窒化膜８８及びレジスト膜８９を被覆した後、異方
性エツチングにより全面エッチバックを行い、第３図（
Ｌ）に示すとおり、ＣＭＯ３部においてはゲート電極と
ソース・ドレイン電極とを、バイポーラ部においてはエ
ミッタ電極とベース電極とを分離できるところまで第３
の多結晶シリコン膜８５ａ、８５ｂ、８５ｃを除去する
。

次に、第３図（Ｍ）に示すようにデバイスに熱処理を施
して、バイポーラ部にエミッタ領域９０、ＣＭＯ３部に
ソース・ドレイン領域９１．９２をそれぞれ形成した後
、第２の多結晶シリコン膜８０及び第４の多結晶シリコ
ン膜８５ａ、８５ｂ。

８５ｃ表面をチタン等でシリサイド化した膜９３で被覆
して寄生抵抗を下げるようにする。

最後に、第３図（Ｎ）に示すように絶縁膜９４を堆積し
た後、コンタクト孔を開孔しアルミ配線９５を行って素
子間を電気的に接続して、ＢｉＣＭＯ３構造の半導体装
置を完成させる。

（発明が解決しようとする課題） 上述した従来のＢｉＣＭＯ３構造の半導体装置の製造方
法によると、多結晶シリコン膜の堆積回数が４回必要で
あり、堆積に長時間を要するという欠点があった。また
、バイポーラ部の真性ベース領域を初期の工程で基板内
に形成しておくためその後の熱処理工程においてベース
の不純物プロファイルが再分布を起こし易かった。この
ためベース幅を微細化するのには不向きであり、素子の
高速化を図ることができなかった。

また、第３図に示した製造方法によると、上述した課題
に加えて、レジストエッチバックを用いて第３の多結晶
シリコン膜を除去して各電極を分離・形成するようにし
ている。しかしながら、エッチバック法では終点の検出
が困難なため、主要な工程であるバイポーラトランジス
タのベース・エミッタ電極の分離、形成における制御性
が悪いという欠点がある。

本発明は、上記課題を解決したＢｉＭＯ３型半導体装置
の製造方法を提供せんとするものである。

（課題を解決するための手段） 上記課題を解決するために、本発明の半導体装置の製造
方法は、半導体基体上に少なくとも３つのウェルを形成
し、これらのウェルを素子分離してバイポーラトランジ
スタ形成領域とＰＭＯ３ｌ−ランジスタ形成領域とＮＭ
ＯＳトランジスタ形成領域とを形成する工程と、前記バ
イポーラトランジスタ形成領域上に第１の多結晶シリコ
ン膜を形成するとともに前記２つのＭＯＳ）ランジスタ
形成領域上にゲート酸化膜及び第２の多結晶シリコン膜
を形成する工程と、前記第１の多結晶シリコン膜に不純
物をイオン注入する工程と、前記第１及び第２の多結晶
シリコン膜を選択的に除去してバイポーラトランジスタ
形成領域においては第１の多結晶シリコン膜からなるベ
ース電極を形成すると共にエミッタ孔を開口し、前記２
つのＭＯＳトランジスタ形成領域においては第２の多結
晶シリコン膜からなるゲート電極を形成する工程と、前
記２つのＭＯＳトランジスタ形成領域に前記デー１電極
をマスクとして不純物を注入して低濃度ソース・ドレイ
ン領域を形成する工程と、前記エミッタ孔からイオン注
入を行ってバイポーラトランジスタ形成領域に真性ベー
ス領域を形成する工程と、基体全面に絶縁膜を堆積した
後選択エツチングにより前記ベース電極表面及び前記ゲ
ート電極側壁にサイドウオールを形成する工程と、基体
全面に第３の多結晶シリコン膜を堆積する工程と、前記
第１の多結晶シリコン膜に注入された不純物を熱処理に
より半導体基板中に拡散させて、バイポーラトランジス
タ形成領域の基体内にグラフトベースを形成する工程と
、前記第３の多結晶シリコン膜の所定の部分に所定の不
純物を選択的に注入する工程と、前記バイポーラトラン
ジスタ形成領域上の第３の多結晶シリコン膜から不純物
を拡散させてエミッタ領域を形成すると共に、前記２つ
のトランジスタ形成領域に高濃度ソース・ドレイン領域
を形成する工程とを具える事を特徴とするものである。

（作　用） 本発明の半導体装置の製造方法によると、第１の多結晶
シリコン膜を形成した後、パターニングを行ってベース
電極を形成すると共に、エミッタ孔を開口し、そのエミ
ッタ孔内にイオン注入を行って真性ベース領域を形成し
ており、エミッタ領域はベース領域に対して自己整合で
位置決めされるので、下地の酸化膜により分離されるバ
イポーラトランジスタ部のコレクタ領域を従来より小さ
くすることができ、装置の微細化を図ることができる。

又、真性ベース領域は比較的後の工程で形成されている
ため、真性ベース形成後の熱処理の回数が少なく、不純
物のプロファイルが大幅に変化することがない。更に、
エミッタ領域はベース領域に対して自己整合的に形成さ
れるため、ベース電極・エミッタ電極間を分離するサイ
ドウオールをサブミクーロン幅で形成することができる
ので、ベースとベース電極とのコンタクト領域を広くと
ることができ、従ってベース抵抗を低減することができ
る。

ＣＭＯ３部のソース・ドレイン電極は、酸化膜にドープ
した不純物を熱処理によって第３の多結晶シリコン層の
一部に拡散させ、不純物が拡散した部分をエツチング除
去して形成するようにしているため、従来の終点の検出
が困難なレジストエッチバック法に比して、電極形成の
際の制御性を向上させることが可能である。

ソース・ドレイン領域からの引き出し電極は多結晶シリ
コン層の自己整合を利用して形成するため、コンタクト
孔を設けるための位置合わせの際の余裕が不要となり、
素子全体の集積効率を上げることができる。

多結晶シリコン膜の堆積工程は３回で済むため、製造工
程の短縮化を図ることができる。

（実施例） 第１図（Ａ）〜（Ｑ）は本発明の半導体装置の製造方法
によりＢｉＣＭＯ３型半導体装置を製造する際の順次の
工程を示す図である。

第１図（Ａ）に示すとおり、比抵抗１０〜３５Ω／　ｃ
　ｍのｐ型半導体基板１を５００〜８００ｎＩ１１の厚
さに酸化し、基板１の全面に酸化膜５を形成する。次い
で、フォトリソグラフィ工程によりバイポーラ部２を除
いたＰＭＯＳ部３とＮＭＯ３部４とからなるＣＭＯ３形
成領域にレジスト膜６を付けた後、第１図（Ｂ）に示す
ようにバイポーラ部２上の酸化膜５をフッ酸系エッチャ
ントを用いてウェットエツチングを施すか、あるいはＲ
ＩＥ法（反応イオンエツチング法）により選択的に除去
する。

次に、レジスト膜６を除去した後、第１図（Ｃ）に示す
とおり、例えばＣＶ　Ｄ　（Ｃｈｅｍｉｃａｌ　Ｖａｐ
ｏｕｒＤｅｐｏｓｉｔｉｏｎ）法、あるいはＳＯＧ　（
Ｓｐｉｎ　ｏｎ　Ｇｌａｓｓ）法により、８モル％程度
の濃度でひ素あるいはアンチモンを不純物として含んだ
酸化膜７を基板１の全面に形成し、次いで、５００〜１
２００℃の温度で１〜３時間程度熱処理を行う。この熱
処理によって、酸化膜７中に含まれたひ素あるいはアン
チモン等の不純物を基板１内に拡散させ、バイポーラ部
２に高濃度ｎ型半導体領域８を接合深さ約１μｍ、シー
ト抵抗１５〜３０Ω／口で形成する。この高濃度ｎ型半
導体領域８はバイポーラトランジスタのコレクタ抵抗を
低減させるためのものである０次いで、フッ酸系エッチ
ャントを用いてウェットエツチングを行って基板表面に
形成されている酸化膜５及び７を全面除去した後、第１
図（Ｄ）に示すように比抵抗０．５Ω・ｃｍ程度の燐を
含む低濃度ｎ型シリコン層９を約１μｍの厚さにエピタ
キシャル成長させる。

次に、第１図（Ｅ）および（Ｆ）に示す通り、フォトリ
ゾグラフィ工程を用いてＮＭＯ３部４及びバイポーラ部
２にレジストＷＡ１０を付けてマスクとし、ＰＭＯ３部
３に燐イオンを８０〜１５０ＫｅＶのエネルギーで５×
１０Ｉ′〜５×１０Ｉｔ原子／Ｃｌｌ１２のドーズレベ
ルで注入する。レジスト膜１０を除去した後、フォトリ
ソグラフィ工程を用いてＰＭＯ３部３及びバイポーラ部
２にレジスト膜１１を付けてマスクとし、ＮＭＯ３部４
にホウ素イオンを１５０〜２５０ＫｅＶのエネルギーで
、３×１０′２〜２×１０１３原子／　ｃｍ　”のドー
ズレベルで注入する。レジスト膜１１を除去した後、不
活性ガス雰囲気中で熱処理を行い、注入した不純物を拡
散させて１〜２μｍの深さのウェル１２．１３をＰＭＯ
３，ＮＭＯ３各領域に形成する。その後、第１図（Ｇ）
に示すように、例えばＬＯＣＯ５法によりフィールド酸
化膜１４を形成し、バイポーラ部のコレクタ領域９及び
コレクタ接点領域８ａ、ＰＭＯ３領域及びＮＭＯ３領域
の分離を行い、所定のマスクを形成した後、バイポーラ
部２のコレクタ接点領域８ａにひ素あるいは燐等のｎ型
不純物をイオン注入法により注入して高濃度のｎ型領域
を形成する。　次に、第１図（Ｈ）に示すように、ＣＭ
Ｏ３部３．４にレジスト膜１５を付けてマスクし、バイ
ポーラ部２表面に形成されている薄い酸化膜１４ａをフ
ッ酸系エッチャントを用いたウェットエツチングにより
除去した後、レジスト膜１５を除去し、第１図（１）に
示すように、厚さ約４００〜５００　ｎｍ程度の第１の
ノンドープ多結晶シリコン１６を基板全面に堆積する。

続いて、第１図（Ｊ）に示すようにバイポーラ部２をレ
ジスト１７にてマスクし、ＰＭＯ３部３及びＮＭＯ３部
４上の第１の多結晶シリコン膜１６を例えばドライエツ
チングにより除去する。

次いで、ＰＭＯ３部３、ＮＭＯ３部４の表面に形成され
ている薄い酸化膜１４ｂをフッ酸系工・ンチャントを用
いてウェットエツチングで除去し、犠牲酸化を行って犠
牲酸化膜を形成した後、ＣＭＯ３部に例えばボロンを２
０〜４０ＫｅＶのエネルギーで８×１０１１〜４×１０
１２原子／ｃｍ！のドーズレベルでイオン注入を行い、
各チャネルのしきい値の調整を行う。次いで、バイポー
ラ部２のレジスト１７を除去し、９００℃の不活性ガス
雰囲気中で約３０分間熱処理を施して不純物を活性化し
た後、フッ酸系エッチャントを用いたウェットエツチン
グで犠牲酸化膜を除去し、第１図（Ｋ）に示すように基
板１の全面にゲート酸化膜１８を形成した後基板全面に
第２の多結晶シリコン層１９を３００〜４００　ｎｍ程
度堆積する。この第２の多結晶シリコン層１９は後にＣ
ＭＯ３部３．４、のゲートとなるものである。

次に、第１図（Ｌ）に示すとおり、フォトリソグラフィ
工程によりＣＭＯ３部３．４をレジスト膜２０でマスク
してバイポーラ部２の第２の多結晶シリコン膜１９を選
択的に除去し、更にバイポーラ部２のゲート酸化膜１８
をフッ酸系エッチャントを用いたウェットエツチングに
て除去する。

次いで、レジスト膜２ｏを除去し、第１図（Ｍ）に示す
とおり、厚さ５５０−１Ｏ０ｎのシリコン窒化膜２１及
び厚さ３００〜５００　ｎｍのひ素を添加した２酸化シ
リコン膜２２を連続して堆積する。

次に、第１図（Ｎ）に示すとおり、２酸化シリコン膜２
２及び窒化シリコンＭ２１をフォトリングラフィ工程に
よりパターニングして、島２１ａ及び２２ａを形成した
後、レジスト膜２３を全面に付け、さらにバイポーラ部
２のコレクタ領域９上のレジスト膜２３を除去した後、
このコレクタ領域９上の第１の多結晶シリコン膜１６に
イオン化ホウ素を５０〜１００ＫｅＶのエネルギーでｌ
Ｘｌ０”原子／ｃｍ”のドーズレベルで注入を行う。

次いで、レジスト膜２３を全面除去した後、レジスト膜
２４を全面に付け、第１図（０）に示すようにバイポー
ラ部２のベース電極上のみにレジスト膜２４を残すよう
に選択的にレジスト膜２４を除去した後、エツチングを
行って第１及び第２の多結晶シリコン層１６．１９を除
去し、第１図（Ｐ）に示すようにＰＭＯ３部３、ＮＭＯ
３部４ではゲート電極２５を形成し、バイポーラ部２で
はエミッタ孔２６を開孔する。

次に、レジスト膜２４を除去してバイポーラ部２及びＰ
ＭＯ３部３をレジストでマスクした後、ＮＭＯ３部にイ
オン北隣を４０〜１００Ｋｅ■のエネルギーで３〜６×
１０′″原子／ｃＩ！１２のドーズレベルで注入してソ
ース・トレイン領域２７を形成した後レジストを除去し
、バイポーラ部２及びＮＭＯ３部４を再びレジスト膜で
マスクした後、ＰＭＯ３部ニイオニイオン化ホウ素〜２
ｏｏＫｅｖのエネルギーで、３〜６Ｘ１０１３原子／　
ｃｍ　”　ドーズレベルで注入して、ソース・ドレイン
領域２８を形成する。更に、第１図（Ｑ）に示すとおり
、フォトリソグラフィ工程によりエミッタ孔２６以外の
領域をレジスト膜２９にてマスクし、コレクタ領域９に
ホウ素イオンの注入を行って真性ベース領域３０を形成
する。レジスト２９を除去し、第１図（Ｒ）に示すよう
に、基板全面に、例えばシリコン膜３１を４００〜８０
０°Ｃ程度の低温で厚さ１５０〜３００　ｎｍ程度に堆
積した後、例えばＩＭＰａ程度の加圧酸素雰囲気中で酸
化を行い、基板全面に絶縁膜３１を形成する。このとき
、ベース電極部となる第１の多結晶シリコン膜１６には
ホウ素が高濃度に添加されているため、シリコン基板上
のエミッタ孔２６ａ上の絶縁膜３１ａよりも、ベース電
極部の上に形成される絶縁膜３１ｂが厚く形成されるこ
ととなる。また、同時にホウ素が高濃度に添加されてい
る第１の多結晶シリコン膜１６からホウ素が下地半導体
基板中に拡散されグラフトベース層３２を形成する。

次に、第１図（Ｓ）に示すように、反応性イオンエツチ
ングによる異方性エツチングにより、絶縁膜３１を選択
的に除去し、ゲート電極表面及びベース電極側壁に絶縁
膜３１のサイドウオール部３３を形成する。上述のとお
り、ベース電極部の上にはエミッタ孔２６ａ表面より絶
縁膜３１が厚く形成されているため、エツチングを行っ
てもベース電極表面の全面が絶縁膜３１で被覆されるこ
ととなる。次いで、第１図（Ｔ）に示すように、厚さ２
５０〜３５０　ｎｍの第３の多結晶シリコン膜３４を基
板全面に堆積した後、約９００°Ｃの不活性雰囲気中で
約３０分間程度熱処理を施すことにより、０Ｍ０３部の
ゲート電極２５上の２酸化シリコン膜２２ａに含有され
ているひ素が前記第３の多結晶シリコン膜３４中のゲー
ト電極２５上部近傍に拡散される。次いで、第１図（Ｕ
）に示すとおり、第３の多結晶シリコン膜３４のうちひ
素が拡散された部分３４ａを四塩化炭素と酸素の混合気
体によるプラズマを用いて選択的にエツチング除去する
。

次に、フォトリソグラフィ工程により２Ｍ０３部３をマ
スクし、ＮＭＯ３部４の第３の多結晶シリコン膜３４ａ
及びバイポーラ部２のコレクタ・エミッタ領域上の第３
の多結晶シリコン膜３４ｂにひ素あるいは燐等のＮ型不
純物をｌＸｌ０”原子／Ｃ１１１ｚのドーズレベルでイ
オン注入した後、２Ｍ０３部３のレジストを除去する。

更に、ＮＭＯ３部４及びバイポーラ部２をレジストでマ
スクし、２Ｍ０３部３のソース・ドレイン領域上の第３
の多結晶シリコン膜３４ｃにホウ素等のＰ型不純物を１
×１０′６原子／　ｃｍ　”のドーズレベルでイオン注
入を行う。フォトリソグラフィ工程により第３の多結晶
シリコン膜３４をバターニングしてＣＭＯ８部のソース
・ドレイン引き出し電極３４ａ。

３４ｃ及びバイポーラ部のエミッタ電極３４ｂを形成し
た後、例えば２酸化シリコン膜３５を厚さ５００〜８０
０　ｎｍ程度堆積する。次いで、熱処理を施して第３の
多結晶シリコン膜３４中に含まれている不純物を下地半
導体基板中に拡散させ、０Ｍ０３部の高濃度ソース・ド
レイン領域３６．３７及びバイポーラ部のエミッタ領域
３８を基板１内に形成する。

次に、フォトリソグラフィ工程により第１図（Ｗ）に示
すように、各電極上にコンタクト孔を開孔し、アルミ膜
３６で素子間配線を行い、ＢｉＣＭＯ３構造の半導体装
置を完成させる。

（発明の効果） 上述した通り、本発明の方法によると、第１の多結晶シ
リコン膜をバターニングしてベース電極を形成した後に
真性ベース領域を形成し、エミッタ領域はこの真性ベー
ス領域に対して自己整合的に位置決めするようにしてい
るため、半導体基板内で下地酸化膜１４にて分離されて
いるベース・エミッタ領域を従来のものよりも小さくす
ることができ、装置の微細化を図ることができる。又、
ベース領域を比較的後の工程で形成しているため、ベー
ス領域形成後の熱処理の回数が少なくてすむため、ベー
ス幅の変動を小さくすることができる。

また、ベース電極とエミッタ電極との間はサブμｍ幅の
薄いサイドウオールで分離されているので、ベース電極
のコンタクト領域とエミッタ領域との距離を短かくでき
るためベース抵抗が低減され素子の高速化を図ることが
できる。

ＣＭＯ３領域のソース・ドレイン電極の分離は、不純物
を添加した多結晶シリコン膜が、ノンドープの多結晶シ
リコンに比べて、エツチング速度の速いことを利用する
ので、従来のエッチバック法に比べて電極形成の際の制
御性を向上させることができる。

また、ＣＭＯ３部のソース・ドレイン電極は、第３の多
結晶シリコン膜の自己整合により形成されるため、わざ
わざコンタクト孔を形成する必要がない。したがって露
光位置あわせのための余裕が不要となるため、素子の集
積効率を上げることができる。

【図面の簡単な説明】

第１図は本発明のＢｉＣＭＯ３型半導体集積回路装置の
製造方法の各工程を示す断面図、第２図及び第３図は従
来のＢｉＣＭＯ３型半導体集積回路装置の製造方法の各
工程を示す断面図である。 １００．半導体基板　　２００．バイポーラ部３、、、
ＰＭＯ３部　　４０．　、ＮＭＯ３部５００．酸化膜　
　　　６００．レジスト膜７００．酸化膜　　　　８，
０．Ｎ型ウェル９１１．エピタキシャル層 １０．１１０．、　　レジスト膜 １２、、、Ｎ型ウェル　１３．、、Ｐ型ウェル１４、、
　、ＬＯＧＯ３膜 １５、、、酸化膜 １６、、、第１の多結晶シリコン膜 １７、、、レジスト膜　１８．、、酸化膜１９、、、第
２の多結晶シリコン膜 ２０、、、レジスト膜 ２１、、、窒化膜　　　２２００．酸化膜２３．２４．
、、　　レジスト膜 ２５、、、ゲート電極　２６．、、エミッタ孔２７．２
Ｂ、、、低濃度ソース／ドレイン層２９、、、　　レジ
スト膜 ３０、、、真性ベース領域 ３１、、、酸化膜 ３２、。 ３３、。 ３４、。 ３４　ａ。 ３４　ｂ。 ３５、。 グラフトベース領域 サイドウオール 、第３の多結晶シリコン膜 ３４ｃ、０．ソース・ドレイン引出電極０．エミッタ・
コレクタ引出電極 、絶縁膜　　　３６．、、アルミ配線

Claims (1)

【特許請求の範囲】
1. １、半導体基体上に少なくとも３つのウェルを形成し、
   これらのウェルを素子分離してバイポーラトランジスタ
   形成領域とＰＭＯＳトランジスタ形成領域とＮＭＯＳト
   ランジスタ形成領域とを形成する工程と、前記バイポー
   ラトランジスタ形成領域上に第１の多結晶シリコン膜を
   形成するとともに前記２つのＭＯＳトランジスタ形成領
   域上にゲート酸化膜及び第２の多結晶シリコン膜を形成
   する工程と、前記第１の多結晶シリコン膜に不純物をイ
   オン注入する工程と、前記第１及び第２の多結晶シリコ
   ン膜を選択的に除去してバイポーラトランジスタ形成領
   域においては第１の多結晶シリコン膜からなるベース電
   極を形成すると共にエミッタ孔を開口し、前記２つのＭ
   ＯＳトランジスタ形成領域においては第２の多結晶シリ
   コン膜からなるゲート電極を形成する工程と、前記２つ
   のＭＯＳトランジスタ形成領域に前記ゲート電極をマス
   クとして不純物を注入して低濃度ソース・ドレイン領域
   を形成する工程と、前記エミッタ孔からイオン注入を行
   ってバイポーラトランジスタ形成領域に真性ベース領域
   を形成する工程と、基体全面に絶縁膜を堆積した後選択
   エッチングにより前記ベース電極表面及び前記ゲート電
   極側壁にサイドウォールを形成する工程と、基体全面に
   第３の多結晶シリコン膜を堆積する工程と、前記第１の
   多結晶シリコン膜に注入された不純物を熱処理により半
   導体基板中に拡散させて、バイポーラトランジスタ形成
   領域の基体内にグラフトベースを形成する工程と、前記
   第３の多結晶シリコン膜の所定の部分に所定の不純物を
   選択的に注入する工程と、前記バイポーラトランジスタ
   形成領域上の第３の多結晶シリコン膜から不純物を拡散
   させてエミッタ領域を形成すると共に、前記２つのトラ
   ンジスタ形成領域に高濃度ソース・ドレイン領域を形成
   する工程とを具える事を特徴とする半導体装置の製造方
   法。