JPH0316269A - 絶縁ゲート半導体装置 - Google Patents
絶縁ゲート半導体装置Info
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- JPH0316269A JPH0316269A JP14961989A JP14961989A JPH0316269A JP H0316269 A JPH0316269 A JP H0316269A JP 14961989 A JP14961989 A JP 14961989A JP 14961989 A JP14961989 A JP 14961989A JP H0316269 A JPH0316269 A JP H0316269A
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- Japan
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- gate
- insulated gate
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- semiconductor device
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000001514 detection method Methods 0.000 claims abstract description 22
- 230000015556 catabolic process Effects 0.000 claims abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 206010024229 Leprosy Diseases 0.000 description 1
- 101710116852 Molybdenum cofactor sulfurase 1 Proteins 0.000 description 1
- 241001122767 Theaceae Species 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電力用半導体装置に係り、特に為信頼性を得る
のに好適な絶縁ゲート半導体装置に関する． 〔従来の技術〕 従来、パワーＭ Ｏ Ｓ ？” Ｅ ’ｌ’に流れる電
流を低損失で検出する場合、主電流を扱うパワーＭ Ｏ
Ｓ Ｆ ｈ Ｔに並列に電流検出用のＭ Ｏ Ｓ Ｆ
ＥＴを同一チップ上に設ける構造については、米国特
許 第４，５５３，０８４号において論じられている。
のに好適な絶縁ゲート半導体装置に関する． 〔従来の技術〕 従来、パワーＭ Ｏ Ｓ ？” Ｅ ’ｌ’に流れる電
流を低損失で検出する場合、主電流を扱うパワーＭ Ｏ
Ｓ Ｆ ｈ Ｔに並列に電流検出用のＭ Ｏ Ｓ Ｆ
ＥＴを同一チップ上に設ける構造については、米国特
許 第４，５５３，０８４号において論じられている。
一方、ゲート保護素子をパワーＭ Ｏ Ｓ ＦＥ ’１
’と同一チップ上に設ける構造については，特願昭５６
−２６，７９７号において論じられている。
’と同一チップ上に設ける構造については，特願昭５６
−２６，７９７号において論じられている。
〔発明が解決しようとするｉ１Ｉ題〕
上記従来技術は、電流検出用のＭ Ｏ Ｓ ＦＥＴのゲ
ート保護について配慮されておらず、外部サージに対し
てＪａ壊しやすいという問題があった。
ート保護について配慮されておらず、外部サージに対し
てＪａ壊しやすいという問題があった。
本発明の目的は、外部サージに対して破壊耐量の大きな
パワーＭ Ｏ Ｓ ｔ’ Ｅ ’ｌ’を提供することに
ある。
パワーＭ Ｏ Ｓ ｔ’ Ｅ ’ｌ’を提供することに
ある。
〔課題を解決するための手段〕
上記目的は、パワーＭ Ｏ Ｓ ＦＥ Ｔのゲートーセ
”ｂ端子間にダイオードを含む目路を形成することによ
り、達或される。
”ｂ端子間にダイオードを含む目路を形成することによ
り、達或される。
パワーＭ Ｏ Ｓ ＦＥ’ｒのゲート一センス端子間に
ダイオードを含む目略を内蔵させることにより、外部サ
ージに対して、電流検出用のＭ Ｏ Ｓ ＦＥ ’１の
ゲートが保護される。それによって、パワーＭ Ｏ Ｓ
ＦＥ ’ｒは、外部サージに対する破壊耐量が向上で
きる。
ダイオードを含む目略を内蔵させることにより、外部サ
ージに対して、電流検出用のＭ Ｏ Ｓ ＦＥ ’１の
ゲートが保護される。それによって、パワーＭ Ｏ Ｓ
ＦＥ ’ｒは、外部サージに対する破壊耐量が向上で
きる。
以下、本発明の一実施例を第１図，第２図により説明す
る。第１図は電流検出端子付のパワーＭ Ｏ Ｓ １’
ｈ： Ｔの等他回路図である。１はドレイン端子，２
はゲート端子，３はソース端子，４はセンス端子そして
、５はゲート保護素子として動作するダイオードである
。第２図は、電流検出端子付のパワーＭ Ｏ Ｓ Ｌ−
” Ｅ Ｔの断Ｉｆ［］構造図である。６はｎ形高濃度
半導体基板、７は抵抗率が０．８Ω・鼾，厚さが１０μ
ｍのｎ形エビタキシャル層からなるドレイン領域、８は
シート抵抗が５００Ωシート抵抗が５００Ω／口、深さ
が０．５μｍのｎ形高濃度ソース領域、１０は厚さが５
０ｎｍのゲート酸化膜，１１は多結晶シリコンのゲート
電極，１２は絶縁膜、１３はソース電極，土４はセンス
電極，１５はドレイン電極そして１６．１７はそれぞれ
ｎ形及びｐ形の多結晶シリコン領域で構戊されたゲート
保護素子である。ここで、ゲートーソース端子間の人力
容量は２ ０ ０ ０ ｐ Ｆ，ゲートーセンス端子間
の人力容量は２ ０ ９ Ｆである。
る。第１図は電流検出端子付のパワーＭ Ｏ Ｓ １’
ｈ： Ｔの等他回路図である。１はドレイン端子，２
はゲート端子，３はソース端子，４はセンス端子そして
、５はゲート保護素子として動作するダイオードである
。第２図は、電流検出端子付のパワーＭ Ｏ Ｓ Ｌ−
” Ｅ Ｔの断Ｉｆ［］構造図である。６はｎ形高濃度
半導体基板、７は抵抗率が０．８Ω・鼾，厚さが１０μ
ｍのｎ形エビタキシャル層からなるドレイン領域、８は
シート抵抗が５００Ωシート抵抗が５００Ω／口、深さ
が０．５μｍのｎ形高濃度ソース領域、１０は厚さが５
０ｎｍのゲート酸化膜，１１は多結晶シリコンのゲート
電極，１２は絶縁膜、１３はソース電極，土４はセンス
電極，１５はドレイン電極そして１６．１７はそれぞれ
ｎ形及びｐ形の多結晶シリコン領域で構戊されたゲート
保護素子である。ここで、ゲートーソース端子間の人力
容量は２ ０ ０ ０ ｐ Ｆ，ゲートーセンス端子間
の人力容量は２ ０ ９ Ｆである。
つまり、電流検出用のＭ Ｏ Ｓ ＦＥ ’ｌ’のゲー
ト容量が小さい側にゲート保護素子として動作するダイ
オードが挿入されている。従って、センス端子に外部か
らの静電サージが印加された場合にもパワーＭＯＳ｝’
Ｅ’Ｌ’は静電破壊しにくい構造になっている。
ト容量が小さい側にゲート保護素子として動作するダイ
オードが挿入されている。従って、センス端子に外部か
らの静電サージが印加された場合にもパワーＭＯＳ｝’
Ｅ’Ｌ’は静電破壊しにくい構造になっている。
本実施例によれば、３．５＋ｍ＋ロチツブの電流検出端
子付パワーＭ Ｏ Ｓ ト” Ｅ ’ｒにおいて、ドレ
イン耐圧が６０■，オン抵抗が２０ｍΩでしかも、Ｅｉ
ＡＪ規格（２００ｐ？’）の静電破壊耐量が− Ｍ Ｏ
Ｓ ＦＥ ’ｌ”は、従来のゲート保護素子がない場
合に比べて、取り扱い中の不良発生数が１指以上低減し
た． 本発明の他の実施例を第３１図，第４図により説明する
。第３図は、電流検出端子付のパワーＭ Ｏ Ｓ ＦＥ
Ｔの笠価１！！ｌ路図であり、第４図は、電流検出端
子付のパワーＭ Ｏ Ｓ ｌ−’ Ｅ Ｔチップの平面
図及びそのＡ−Ａ’断曲図である。１８は主電流を扱う
パワーＭ Ｏ Ｓ ＦＥ Ｔのゲート一ソース端子間に
挿入されたゲート保護素子である。また、拗４図では、
ゲート保護素子の配置を破線で示し、１９が主電流を扱
うパワーＭ Ｏ Ｓ ＦＥ Ｔのソースーゲート間に神
人されたゲート保護素子であり、２０が電流検出端子側
のゲートーセンス端子間に挿入されたゲート保護素子で
ある。この構造の特長は、電流検出端子側のゲート保護
素子が、主電流を扱う側のゲート保護素子よりも大きい
ことであり、前者がチップ周辺に、後者がゲートパツ１
一周辺に配置されていることである。本発四のバワ）一
ＭＯＳＦＥ′ｒでは、従来のゲーｉ・保護素子がない場
合に比べて、取り扱い中の不良発生件数が２桁以上低減
した。
子付パワーＭ Ｏ Ｓ ト” Ｅ ’ｒにおいて、ドレ
イン耐圧が６０■，オン抵抗が２０ｍΩでしかも、Ｅｉ
ＡＪ規格（２００ｐ？’）の静電破壊耐量が− Ｍ Ｏ
Ｓ ＦＥ ’ｌ”は、従来のゲート保護素子がない場
合に比べて、取り扱い中の不良発生数が１指以上低減し
た． 本発明の他の実施例を第３１図，第４図により説明する
。第３図は、電流検出端子付のパワーＭ Ｏ Ｓ ＦＥ
Ｔの笠価１！！ｌ路図であり、第４図は、電流検出端
子付のパワーＭ Ｏ Ｓ ｌ−’ Ｅ Ｔチップの平面
図及びそのＡ−Ａ’断曲図である。１８は主電流を扱う
パワーＭ Ｏ Ｓ ＦＥ Ｔのゲート一ソース端子間に
挿入されたゲート保護素子である。また、拗４図では、
ゲート保護素子の配置を破線で示し、１９が主電流を扱
うパワーＭ Ｏ Ｓ ＦＥ Ｔのソースーゲート間に神
人されたゲート保護素子であり、２０が電流検出端子側
のゲートーセンス端子間に挿入されたゲート保護素子で
ある。この構造の特長は、電流検出端子側のゲート保護
素子が、主電流を扱う側のゲート保護素子よりも大きい
ことであり、前者がチップ周辺に、後者がゲートパツ１
一周辺に配置されていることである。本発四のバワ）一
ＭＯＳＦＥ′ｒでは、従来のゲーｉ・保護素子がない場
合に比べて、取り扱い中の不良発生件数が２桁以上低減
した。
本発明の他の実施例を餉５図により説明する。
第５図は，電流検出端子付のパワーＭ Ｏ Ｓ ｌ−’
Ｅ ”ｌ’の等価回路図であり、ゲート保護素子に抵
抗２１が付加されている。ここで、抵抗値は１００Ωと
した。この抵抗を挿入したことにより、多結晶シリコン
で形成したｐｎ接合ダイオード２２の電流容量は小さく
することができるとともに、ゲート保護効果が向上した
。
Ｅ ”ｌ’の等価回路図であり、ゲート保護素子に抵
抗２１が付加されている。ここで、抵抗値は１００Ωと
した。この抵抗を挿入したことにより、多結晶シリコン
で形成したｐｎ接合ダイオード２２の電流容量は小さく
することができるとともに、ゲート保護効果が向上した
。
本発明の他の実施例を第６図により説明する。
第６図は，電流検出端子付のパワーＭ Ｏ Ｓ Ｆ Ｅ
’１’の等伽回路図であり、ドレインーセンス端子間
に２３のツエナーダイオードが付加されている。ツエナ
ーダイオードの耐圧は３０Ｖで，主電流を扱うパワーＭ
Ｏ Ｓ ＦＥ ’１’の耐圧６０Ｖよりも低く設定さ
れている。本発明のパワーＭ Ｏ Ｓ ＦＥ ’１’は
、〔発明の効果〕 本発明によれば、パワーＭ Ｏ Ｓ ｌ−’ Ｅ ’ｌ
’のゲートーセンス端子間にゲート保護回路を内蔵させ
ることができるので、外部サージに対して、パワーＭ
Ｏ Ｓ ＦＥ ’１’のゲートが保護される。それによ
って、パワーＭ Ｏ Ｓ ＦＥ ’ｒは、外部サージに
対する破壊耐量が向上できる。
’１’の等伽回路図であり、ドレインーセンス端子間
に２３のツエナーダイオードが付加されている。ツエナ
ーダイオードの耐圧は３０Ｖで，主電流を扱うパワーＭ
Ｏ Ｓ ＦＥ ’１’の耐圧６０Ｖよりも低く設定さ
れている。本発明のパワーＭ Ｏ Ｓ ＦＥ ’１’は
、〔発明の効果〕 本発明によれば、パワーＭ Ｏ Ｓ ｌ−’ Ｅ ’ｌ
’のゲートーセンス端子間にゲート保護回路を内蔵させ
ることができるので、外部サージに対して、パワーＭ
Ｏ Ｓ ＦＥ ’１’のゲートが保護される。それによ
って、パワーＭ Ｏ Ｓ ＦＥ ’ｒは、外部サージに
対する破壊耐量が向上できる。
第工図は本発明の一実施例のバワーＭ Ｏ Ｓ トＩ：
Ｔの等価目路、第２図はその主要部の断向構造図、第
３図は本発明の他の実施例のパワーＭ Ｏ Ｓ ？’
ＥＴの等イ曲回路、第４図はそのパワーＭ Ｏ Ｓ Ｆ
Ｅ Ｔの平面図、第５図および第６図は本発明の他の実
施例のパワーＭ Ｏ Ｓ ＦＥ’ｌ’の等佃１回路であ
る。 １・・・トレイン端子，２・・・ゲート端子、３・・・
ソース端子、４・・・センス端子、５．１８，１９，２
０．２２・・・多結晶シリコンダイオード、６・・・島
癩度半導体基板、７・・・ｎ形ドＩノイン領域、８・・
・ｐ形ベース領域、９・・・ソース領域、１０・・ゲー
ト絶縁膜、１１・・・ゲート電極、１３・・・ソース電
極、１４・・・センス電極、１５・・・ドレイン電極、
１６．１７・・・多結晶シリコン層、２ｌ・・・抵抗、
２３・・・ツェナーダイオード。 某 ａ Ｏ 茶 ２ 団 妬 ３ 飽 ９ ８ ４ 飽
Ｔの等価目路、第２図はその主要部の断向構造図、第
３図は本発明の他の実施例のパワーＭ Ｏ Ｓ ？’
ＥＴの等イ曲回路、第４図はそのパワーＭ Ｏ Ｓ Ｆ
Ｅ Ｔの平面図、第５図および第６図は本発明の他の実
施例のパワーＭ Ｏ Ｓ ＦＥ’ｌ’の等佃１回路であ
る。 １・・・トレイン端子，２・・・ゲート端子、３・・・
ソース端子、４・・・センス端子、５．１８，１９，２
０．２２・・・多結晶シリコンダイオード、６・・・島
癩度半導体基板、７・・・ｎ形ドＩノイン領域、８・・
・ｐ形ベース領域、９・・・ソース領域、１０・・ゲー
ト絶縁膜、１１・・・ゲート電極、１３・・・ソース電
極、１４・・・センス電極、１５・・・ドレイン電極、
１６．１７・・・多結晶シリコン層、２ｌ・・・抵抗、
２３・・・ツェナーダイオード。 某 ａ Ｏ 茶 ２ 団 妬 ３ 飽 ９ ８ ４ 飽
Claims (1)
- 【特許請求の範囲】 １、主電流を扱う絶縁ゲート型トランジスタと、それに
並列に接続された電流検出用の絶縁ゲート形トランジス
タとが同一チップ上で構成された半導体装置において、
上記電流検出用の絶縁ゲート形トランジスタに、外部サ
ージに対する保護素子が内蔵されている絶縁ゲート半導
体装置。 ２、請求範囲第一項において、主電流を扱う絶縁ゲート
形トランジスタと、それに並列に接続された電流検出用
の絶縁ゲート形トランジスタとのゲート容量比が、１０
以上であることを特徴とする絶縁ゲート半導体装置。 ３、請求範囲第一項において、外部サージに対する保護
素子が、絶縁膜上に形成されたシリコンのｐｎ接合素子
で構成されていることを特徴とする絶縁ゲート半導体装
置。 ４、請求範囲第一項において、主電流を扱う絶縁ゲート
形トランジスタと、それに並列に接続された電流検出用
の絶縁ゲート形トランジスタとの両方に、外部サージに
対する保護素子が内蔵されていることを特徴とする絶縁
ゲート半導体装置。 ５、請求範囲第一項において、電流検出用の絶縁ゲート
形トランジスタのゲート保護素子の電流容量が、主電流
を扱う絶縁ゲート形トランジスタのものよりも、大きい
ことを特徴とするゲート半導体装置。 ６、請求範囲第一項において、電流検出用の絶縁ゲート
形トランジスタのゲート保護素子の破壊耐量が、主電流
を扱う絶縁ゲート形トランジスタのものよりも、大きい
ことを特徴とするゲート半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1149619A JP2892686B2 (ja) | 1989-06-14 | 1989-06-14 | 絶縁ゲート半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1149619A JP2892686B2 (ja) | 1989-06-14 | 1989-06-14 | 絶縁ゲート半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0316269A true JPH0316269A (ja) | 1991-01-24 |
| JP2892686B2 JP2892686B2 (ja) | 1999-05-17 |
Family
ID=15479176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1149619A Expired - Lifetime JP2892686B2 (ja) | 1989-06-14 | 1989-06-14 | 絶縁ゲート半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2892686B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008041948A (ja) * | 2006-08-07 | 2008-02-21 | Toyota Motor Corp | 半導体装置 |
| JP2008078375A (ja) * | 2006-09-21 | 2008-04-03 | Denso Corp | Ｍｏｓ型パワー素子を有する半導体装置およびそれを備えた点火装置 |
| US11756321B2 (en) | 2020-12-16 | 2023-09-12 | Fujifilm Business Innovation Corp. | Information processing apparatus and non-transitory computer readable medium |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7155534B2 (ja) | 2018-02-16 | 2022-10-19 | 富士電機株式会社 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0229543U (ja) * | 1988-08-15 | 1990-02-26 |
-
1989
- 1989-06-14 JP JP1149619A patent/JP2892686B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0229543U (ja) * | 1988-08-15 | 1990-02-26 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008041948A (ja) * | 2006-08-07 | 2008-02-21 | Toyota Motor Corp | 半導体装置 |
| JP2008078375A (ja) * | 2006-09-21 | 2008-04-03 | Denso Corp | Ｍｏｓ型パワー素子を有する半導体装置およびそれを備えた点火装置 |
| US11756321B2 (en) | 2020-12-16 | 2023-09-12 | Fujifilm Business Innovation Corp. | Information processing apparatus and non-transitory computer readable medium |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2892686B2 (ja) | 1999-05-17 |
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Legal Events
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