JPH05505064A - 一体型ｅｓｄ保護を備えたｎｍｏｓ素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 一体型ＥＳＤ保護を備えたＮＭＯＳ素子１１上旦息里立豆 本発明は集積回路のための出力保護回路に関し、特に、集積回路を静電放電（Ｅ 　Ｓ　Ｄ）から（ｆｏｒｍ）保護するためのＮＭＯＳ出力回路に関する。

１肚二！盈 ａａ’電圧及び電流による損傷から、バイポーラトランジスタ、電界効果素子及 び集積回路を含む半導体装置を保護するために、従来技術において多くの試みが なされてきた。そのような保護回路のいくつかは、米国特許であるＳｔｅｗａｒ ｔの第３，９６７．２９５号、Ｋｈａ　ｊ　ｅｚａｄｅｈの第４゜１０６、　０ ４８号、Ｋｉｎの第４．　３４２．　０４５号、　Ｉｇａｒａｓｈｉの第４，６ ５６，４９１号、５ｈｉｒａｔｏらの第４，７１０，７９１号、Ｌｅｕｓｃｈｎ ｅｒの第４，７ｔｔａらの箪４，８０３，５２７号、Ｃ１ａｒｋの箪４，８０７ ．０８０号、及びＣｈｅｎらの第４，８２５，２８０号に説明されている。

電界効果トランジスタを備えている集積回路に関する特定の問題は、静電放電（ ＥＳＤ）からトランジスタを保護することである。この目的のために用いられて いる出力回路の１つのタイプが図１に示されており、総体的に１０として示され ている。出力回路ＩＯは複数のＮＭＯＳトランジスタ１２を備えており、それら は出力電圧ライン１４と基準電圧ライン１６との間に並列に接続されている。各 トランジスタ１２のゲート電極１８は共通のゲート端子２ｏに接続されている。

ＮＭＯＳ）ランノスタ１２は典型的には、寄生ダイオード２２によって静電放電 （ＥＳＤ）に対する保護の公称（ｎｏｍｉ　ｎａ　Ｉ）レベルを提供する。寄生 ダイオード２２は図２に仮想的に示されており、そのカソード電極は出力電圧ラ イン１４に接続され、アノード電極は基準電圧ライン１６に接続されている。寄 生ダイオード２２は、関連するＮＭＯＳトランジスタ１２から離れるように過渡 エネルギーを分路することによって負の過ａ［圧に対する保護を行う。各ＮＭＯ Ｓトランジスタ１２は、また、図２に同様に仮想的に示されている寄生ＮＰＮ） ランジスタ２４を提供する。寄生トランジスタ２４は、コレクタ電極２６及びエ ミッタ電極２８を有しており、出力電圧ライン１４及び基準電圧ライン１６にそ れぞれ接続されている。トランジスタ２４のベース電極３ｏは寄生抵抗３２を介 して基準電圧ライン１６に接続されている。

寄生ＮＰＮ）ランジスタ２４は正の過５ｔｔｘ圧に対する保護を行う。正の過ｌ ！！電圧レベルがトランジスタ２４の■。。、能力を越える場合、トランジスタ ２４がブレイクダウンして、過渡エネルギーを出力ライン１４から基準ライン１ ６に導通させ、関連するＮＭＯＳトランジスタ１２にかかる過渡電圧を制限する 。

図３には、並列に接続された複数のＮＭＯＳ）ランジスタ１２からなる従来のＮ 　Ｍ　ＯＳ出力トランジスタアレイ３４が示されている。トランジスタ１２のソ ース領域３６は共通のソース電極３８に接続され、ドレイン領域４０は共通のド レイン電極４２に接続され、ゲート電極４４は一次ゲート電極４６に共通に接続 されている。アレイ３４において、寄生ダイオード２２は直列抵抗が比較的高い ために、それらが提供する保護には限界がある。同様に、寄生トランジスタ２４ は、典型的に電流集束と呼ばれる過渡電流の局所集中のために、それらが提供す る正の過渡に対する保護には限界がある。

ＮＭＯＳトランジスタ１２によって提供されるＥＳＤ保護を改善するために用い られてきた１つの方法は、図３に示されているように、長い活性エリア領域４８ を形成することによって、トランジスタのゲート領域とドレインコンタクトとの 間の間隔を増大する方法である。この特定の方法は、電流を共通のブレイクダウ ン領域へ送る２つ又はそれ以上のドレインコンタクトによって電流集束が発生す るので、アレイ３４の過渡エネルギー対処能力において、およそ２から３倍の改 善を提供するにすぎない。電流集束は、図３において、複数のドレインコンタク ト４０から電流を送られている共通ブレイクダウン領域４９及び５０で起こって いるものとして例示的に波線で示されている。

ＮＭＯＳ出力トランジスタアレイにおける電流集束の発生を防ぐためには、所定 のドレイン／ゲート領域へは１つのコンタクトのみが電流を送ることができるこ と、及び十分な抵抗がドレイン領域に付加されてその中を流れる電流を制限する ことを保証する必要がある。また、ＮＭＯＳトランジスタ１２に付随する寄生ダ イオード２２が信頼できないこと、及び負の過渡電圧に対する保護を行うために はダイオードが意図的に形成されなければならないことが分かっている。従って 、電流集束を解消又は低減し、保護ダイオードをその中に備えているＮＭＯＳ） ランジスタアレイ保護回路を有することが望ましい。

１五！斐且 本発明は、改善された電流制限及び実質的に低減された電流集束を有する改良さ れたＮＭＯＳ出力トランジスタを提供するものであり、負の過渡に対する改善さ れた保護のために意図的に形成されたダイオードを備えている。本発明はまた、 複数の個々のＮＭＯＳトランジスタを備えている構成である。

これらのＮＭＯＳトランジスタは並列に接続されており、各ＮＭＯＳｌ−ランジ スタのドレイン／ゲート領域に流れる電流を制限し、各ドレインコンタクト間を 電気的に絶縁する手段と共に′共通基板に形成されている。これによって、１つ のドレインコンタクトのみが、関連するゲート領域に電流を流し得ることが実質 的に保証されるので、隣接するドレインコンタクトからの電流集中が防止される 。

［Ｌ旦！！呈二皿 図１は、従来の集積回路出力トランジスタ構成の部分概略回路図である。

図２は、それぞれ並列に接続された図１のトランジスタによって提供された寄生 ＥＳＤ及び過渡電圧保護要素を示す概略回路図である。

図３は、典型的な従来のＮＭＯ３出力トランジスタアレイのための構造レイアウ トを含む集積回路の平面図である。

図４は、本発明のＮＭＯ３出力トランジスタ構造の一形態の断面図である。

図５は、図４に示されるトランジスタの平面図である。

図６は、図４及び図５に示されるトランジスタの概略回路図である。

図７は、本発明のＮＭＯ３出力トランジスタアレイの構造レイアウトの平面図で ある。

ましい　態　の詳細な説ａ 図４及び図５において、本発明の保護回路のセル５２の一形態が示されている。

セル５２は２個のＮＭＯ３）ランジスタ５４．２個の抵抗５６及び２個のダイオ ード５８を備えている。セル５２は、約１０１３ｃ　ｍ−３の低ａ度にドープさ れたＰ導電型（Ｐ−）である単結晶ソリフンなどの半導体材料からなる基板６０ 内に形成されている。ここで、セル５２をＰ−基板６０内に形成する代わりに、 基板６０のＰ−ウェル内に形成することもできる。基板６０内の表面６２では、 約１０１８ｃｍ−３の濃度にドープされた高導電度を有するＮ導電型（Ｎ＋）ソ ース領域６４が中央に配置されている。基板６０内の表面６２では、ソース領域 ６４の両側に高導電度を有するＮ導電型（Ｎ＋）ドレイン領域６６がある。ソー ス領域６４と各ドレイン領域６６との開の基板６０内にチャネル領域６８を形成 するために、ドレイン領［６６ｌｅｔ　７−　スＱｆｄ６４から離隔されている 。二酸化シリコンなどの絶縁材料からなる薄層７０が基板表面６２上で各チャネ ル領域６８を覆っており、典型的にはドープされた多結晶シリコンからなる導電 性ゲート７２が各チャネル絶縁層７０の上にある。従って、ソース領域６４、ド レイン領域６６及びゲート７２がトランジスタ５４を形成する。

各ドレイン領域６６は、ソース領域６４から離れる方向に広がる延長部７４を有 している。延長部７４はドレイン領域６６よりも狭く、抵抗５６を形成している 。各延長部７４のドレイン領ｋｌＡ６６から遠い方の端にはコンタクトバッド領 域７６があり、それは延長部７４よりは広く、ドレイン領域６６よりは狭い。基 板６０において、高導電度を有するＰ導電型（Ｐ＋）領域７８がコンタクトパッ ド領域７６に隣接しているが離隔されている。この領域７８は、Ｎ＋型コンタク トパッド領域７６とＰ−基板６０との間に形成されたダイオード５８のアノード のためのフンタクトバッドである。酸化シリコン又はガラスなどの絶縁材料から なる層８０が基板表面６２を覆っており、ノース領域６４、ドレイン領域６６、 抵抗延長部７４、コンタクトパッド領域７６及びＰ十領域７８を覆っている。絶 縁層８０はソース領域６４、各コンタクドパ、ド領域７６及び各Ｐ十領域７８の 上に貫通する開口部８２を有している。別々の金属コンタクト８４が開口部８０ を通って延びており、開口部の底部で各領域と電気的接触を行っている。

図６では、セル５２の半分の単純化された概略回路図が示されている。ＮＭＯＳ トランジスタ５４のドレイン６６は延長部７４によって形成された抵抗５６を通 して出力電圧ライン８６に接続されている。ソース６４は基１！電圧ライン８８ に接続されている。ボノディングバノド７６と基板６０との間に形成されたダイ オード５８は出力電圧ライン８６と基準［圧ライン８８との間に、トランジスタ ５４と並列に接続されている。セル５２において、トランジスタ５６のソース領 域６４によって提供されたエミッタ９４、トランジスタ５６のドレイン領域６６ によって提供されたコレクタ９６及び基板６０によって提供されたベース９８を 有している寄生ＮＰＮトランジスタ９２が形成されている。基板６０はまた、ベ ース抵抗ヱ００を提供する。

図７は、互いに並列に接続されている複数のセル５２を備えているＮＭＯＳ出力 トランジスタアレイ１０２を示している。セル５２は複数の列状に配置されてお り、各列のトランジスタ５４のソース領域６４は、共通の接続用ストリップ１０ ６によってソースコンタクトバッド１０４に接続されている。ドレインフッタク トバッド７６は共通の接続用ストリ。

ブ１１０によって共通のドレインコンタクトバッド１０８に接続されている。ゲ ート７２は接続用ストリップ１１４によってゲートバス１１２に接続されている 。γノードバッド領域７８は接続用ストリップ１１６によってソースコンタクド パ、ド１０４に電気的に接続されている。

本発明のセル５２を有するアレイ１０２の動作において、１つのドレインコノタ クトバッド領域７６だけが、関連するチャネル領域６８に電流を送ることができ る。正の過渡電圧では、所定のセル５２の寄生ＮＰＮトランジスタ９２が、所定 の電流レベルで、「スナｌブバノク（ｓｎａｐ−ｂａｃｋ）」モードの動作とな り、関連するゲート／ドレイン領域に主電力散逸が起こる。そのようなゲート／ ドレイン領域の１つが他のゲート／ドレイン領域よりも低い電圧でブレイクダウ ンするようであれば、電流集中はドレイン領域６６から離隔されているドレイン コンタクトバッド７６、及びその間の抵抗延長部７４による。抵抗延長部７４は ドレイン領域６６よりも狭いので、図７のように、各ドレインバッド領域７６と 、隣接スるトランジスタ５６のドレイン領域６６との開は比較的大きな間隔１１ ８となる。これらの間隔１１８は、隣接するトランジスタ５６のドレイン領域６ ６からドレインパッド領域７６を電気的に絶縁するので、電流集束が防止される 。

間隔１１８を含む基板表面６４を覆って広がる絶縁層８０は間隔１１８に付加的 な絶縁を与える。最後に、アレイ１０２において、各ダイオード５８は特別に形 成されているので、予め設けられた寄生ダイオードよりも信頼性が高く、保護回 路の適切な動作を保証する。従って、本発明によって、静電放電に対する所望の 保護を行い、電流集束を最小とするＮＭＯＳトランジスタのアレイを備えている ＮＭＯ８保護回路が提供される。

本発明の各種実施態様の修正を当業者が思いつくことが有り得る。例えば、例示 的な実施ｇＨは特定の導電型を用いて説明されたが、相対的な導電型が同じであ る限り逆の導電型も使用され得る。そのような或いは類似した修正は本発明及び 添付の特許請求の範囲の精神及び範囲内である。

ＦＩＧ、ｉ （従来技術） ＦＩＧ、５ ＦＩＧ、３ （従来技術） 補正書の写しく翻訳文）提出書く特許法第１８４条の８）平成４年３月２７日

Claims (18)

【特許請求の範囲】
1. １．表面を有する第１の導電型の共通基板、該基板内の該表面にあって、ＭＯＳ トランジスタのソースを形成する第２の導電型の第１の領域、該基板内の該表面 にあって該第１の領域とは離隔されている第２の導電型の第２の領域であって、 該トランジスタのドレインを形成し、該第１及び第２の領域間の該基板の一部が 該トランジスタのチャネルを形成する、第２の領域、該第１及び第２の領域間の 該基板表面の上にあって該基板表面から絶縁されており、該チャネルを覆ってい るゲート手段、 該チャネルから離れる方向に該第２の領域から該基板表面に沿って広がっており 、該第２の領域よりも狭い該第２の領域の延長部、並びに 該基板内の該表面にあって該延長部の端にある比較的高導電度の該第２の導電型 であるドレインコンタクト領域、を各々が有する複数の集積回路セルを備えてお り、該セルはアレイ内で並列に接続されている、保護回路。
2. ２．請求項１に記載の保護回路であって、前記基板内の前記表面に前記第１の導 電型の第３の領域を備えており、該第３の領域は前記ドレインコンタクト領域に 隣接しているが離隔されており、該基板と該ドレイ７コンタクトとの間に形成さ れたダイオードの片側へのコンタクトを形成している、保護回路。
3. ３．請求項２に記載の保護回路であって、前記基板の前記表面を覆っている絶縁 材料からなる層を備えており、前記ゲートは前記チャネルを覆っている該絶縁層 の一部の上にある、保護回路。
4. ４．請求項３に記載の保護回路であって、前記絶縁層内の開口部を通して延びて おり、前記第１、第２及び第３の領域にそれぞれコンタクトしている分散形導電 体手段、保護回路。
5. ５．請求項２に記載の保護回路であって、前記ドレインコンタクトは前記第２の 領域よりは狭く前記延長部よりは広い、保護回路。
6. ６．請求項１に記載の保護回路であって、前記基板内の前記表面にあって、前記 第１の領域の、前記第２の領域とは反対側にある前記第２の導電型の第４の領域 、並びに第２のゲートを備えており、該第４の領域は、該第１の領域から離隔さ れていて、第２のドレイン領域を形成し、該第１及び第４の領域間に第２のチャ ネルを有しており、該第２のゲートは該第２のチャネルに沿った該基板の表面上 にあって該表面から絶縁きれている、保護回路。
7. ７．請求項６に記載の保護回路であって、前記第２のチャネルから離れる方向に 前記第４の領域から前記基板表面に沿って広がる該第４の領域の延長部を備えて おり、該延長部は該第４の領域よりも狭い、保護回路。
8. ８．請求項７に記載の保護回路であって、前記基板内の前記表面にあって前記第 ４の領域からの前記延長部の端にある、前記第２の導電型であって比較的高導電 度のドレインコンタクト領域を備えている保護回路。
9. ９．請求項８に記載の保護回路であって、前記基板内の前記表面に前記１の導電 型の第５の領域を備えており、該第５の領域は、前記第４の領域のための前記ド レインコンタクト領域に隣接しているが離隔されており、該基板と該第４の領域 のための該ドレインコンタクト領域との間に形成されるダイオードの片側へのコ ンタクトを形成する、保護回路。
10. １０．請求項９に記載の保護回路であって、前記第４の領域のための前記ドレイ ンコンタクト領域は該第４の領域からの延長部よりは広く、該第４の領域よりは 狭い、保護回路。
11. １１．請求項９に記載の保護回路であって、前記基板表面を覆っており絶縁性材 料からなる層を備えており、前記ゲートは各チャネルを覆っている絶縁性材料の 上にある、保護回路。
12. １２．請求項１１に記載の保護回路であって、前記絶縁層を通して延びており、 前記第１、第２、第３、第４及び第５の領域にそれぞれ電気的にコンタクトして いる分散形導電体を備えている、保護回路。
13. １３．請求項１２に記載の保護回路であって、前記セルは列状に配置されており 、各列において、前記第１、第２、第３、第４及び第５の領域の各々のための導 電体をそれぞれ共に電気的に接続する手段、保護回路。
14. １４．請求項１３に記載の保護回路であって、前記各列の第１の領域を共に電気 的に接続する手段は共通のソース端子パッドに電気的に接続されており、前記第 ２及び第４の領域を電気的に接続する手段は共通のドレイン端子パッドに接続さ れており、前記第５の領域を電気的に接続する手段はソース端子パッドに電気的 に接続されており、前記ゲートは共通のゲートバスに電気的に接続されている、 保護回路。
15. １５．表面を有する第１の導電型の基板、該基板内の該表面にある第２の導電型 の第１の領域、該基板内の該表面にあり該第１の領域から離隔されている第２の 導電型の第２の領域、 該第１及び第２の領域間の該基板表面を覆っている絶縁材料からなる薄膜、 該絶縁材料層の上にあり、該第１及び第２の領域間の間隔を覆っている導電性ゲ ート、 該第１の領域から離れる方向に該第２の領域から該基板表面に沿って広がってお り、該第２の領域よりも狭い該第２の領域の延長部、 該基板内の該表面にあって該第２の領域の延長部の端にある該第２の導電型のコ ンタクト領域、並びに該基板内の該表面にあって該コンタクト領域に隣接してい るが離隔されている該１の導電型の第３の領域、を有する少なくとも１個のセル を備えている過渡保護回路。
16. １６．請求項１５に記載の保護回路であって、前記基板内の前記表面にあって前 記第１の領域に隣接しているが離隔されており、該第１の領域の、前記第２の領 域とは反対側にある前記第２の導電型の第４の領域、該第１及び第４の領域間の 該基板表面上の絶縁性材料からなる薄層、 該絶縁層上にあって該第１及び第４の領域間にある導電性ゲート、 該第１の領域から離れる方向に該第４の領域から該基板表面に沿って広がってお り、該第４の領域よりも狭い該第４の領域の延長部、 該基板内の該表面にあって該第４の領域の延長部の端にある該第２の導電型のコ ンタクト領域、並びに該基板内の該表面にあって該第４の領域のための該コンタ クト領域に隣接しているが離隔されている該１の導電型の第５の領域、 をさらに備えている保護回路。
17. １７．請求項１６に記載の保護回路であって、前記基板内に列状に配置された複 数の前記セル、各列の該セルの全ての前記第１の領域を共に接続する手段、各列 の前記第２の領域のための前記コンタクト領域を共に接続する手段、各列の前記 第３の領域を共に接続する手段、各列の前記第４の領域のための前記コンタクト 領域を共に接続する手段、各列の前記第５の領域を共に接続する手段、並びに各 列の前記ゲートを共に接続する手段、を備えている保護回路。
18. １８．請求項１７に記載の保護回路であって、前記第１の領域を共に接続する前 記手段は第１の端子パッドに電気的に接続されており、前記第２及び第４の領域 のための前記コンタクト領域を共に接続する前記手段は第２の端子パッドに接続 されており、前記第３及び第５の領域を共に接続する前記手段は該第１の端子パ ッドに接続されており、前記ゲートを共に接続する前記手段は共通のバスライン に接続されている、保護回路。