JPH03154138A - アドレス制御装置 - Google Patents
アドレス制御装置Info
- Publication number
- JPH03154138A JPH03154138A JP29332689A JP29332689A JPH03154138A JP H03154138 A JPH03154138 A JP H03154138A JP 29332689 A JP29332689 A JP 29332689A JP 29332689 A JP29332689 A JP 29332689A JP H03154138 A JPH03154138 A JP H03154138A
- Authority
- JP
- Japan
- Prior art keywords
- address
- control signal
- circuit
- bits
- count
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、中央処理装置等がアクセスすべきアドレス等
を発生するとともにアドレスの下位側ビットを用いて装
置外部に与える制御ｉｌＩ信号を生成するアドレス制御
装置に関する。
を発生するとともにアドレスの下位側ビットを用いて装
置外部に与える制御ｉｌＩ信号を生成するアドレス制御
装置に関する。
第３図は従来のアドレス制御装置の構成を示すブロック
図である。図中１は例えば１６ビツトからなるアドレス
に加算又は減算するカウント値を発生するカウント値発
生回路であって、発生したカウント値はアドレスカウン
ト回路６に与えられる。
図である。図中１は例えば１６ビツトからなるアドレス
に加算又は減算するカウント値を発生するカウント値発
生回路であって、発生したカウント値はアドレスカウン
ト回路６に与えられる。
アドレスカウント回路６は与えられたカウント値に従っ
てアドレスをカウントアツプ又はカウントダウンし、カ
ウント結果をストアタイミング信号に同期してアドレス
レジスタ４に格納する。制御信号生成回路５はアドレス
レジスタ４に格納されたアドレスの下位側２ビツトを使
用して装置外部に与える制御信号を生成する。
てアドレスをカウントアツプ又はカウントダウンし、カ
ウント結果をストアタイミング信号に同期してアドレス
レジスタ４に格納する。制御信号生成回路５はアドレス
レジスタ４に格納されたアドレスの下位側２ビツトを使
用して装置外部に与える制御信号を生成する。
次に制御信号生成の動作について説明する。アドレスカ
ウント回路６がアドレスレジスタ４の値、即ち現アドレ
スを読み込むとともに、カウント値発生回路ｌが発生し
たカウント値に従って現アドレスをカウントアツプ又は
カウントダウンし１、カウント結果をストアタイミング
信号に同期してアドレスレジスタ４に格納する。制御信
号生成回路５はカウント結果を格納したアドレスレジス
タの下位２ビツトの出力を使用して制御信号を生成し、
この制御信号は装置外部へ出力される。
ウント回路６がアドレスレジスタ４の値、即ち現アドレ
スを読み込むとともに、カウント値発生回路ｌが発生し
たカウント値に従って現アドレスをカウントアツプ又は
カウントダウンし１、カウント結果をストアタイミング
信号に同期してアドレスレジスタ４に格納する。制御信
号生成回路５はカウント結果を格納したアドレスレジス
タの下位２ビツトの出力を使用して制御信号を生成し、
この制御信号は装置外部へ出力される。
従来のアドレス制御装置は以上のような構成であるので
、アドレスカウント回路６がアドレスレジスタ４から現
アドレスを読み込んでカウントを終了するまで次のアド
レスをアドレスレジスタ４に格納しないので、アドレス
レジスタ４に格納された下位ビットを使用する制御信号
の生成もアドレスのカウントが終了してからしか行えず
、制御信号の生成が遅くなり、アドレスを特定した後の
動作開始が遅いという問題があった。
、アドレスカウント回路６がアドレスレジスタ４から現
アドレスを読み込んでカウントを終了するまで次のアド
レスをアドレスレジスタ４に格納しないので、アドレス
レジスタ４に格納された下位ビットを使用する制御信号
の生成もアドレスのカウントが終了してからしか行えず
、制御信号の生成が遅くなり、アドレスを特定した後の
動作開始が遅いという問題があった。
本発明はこのような問題を解決するためになされたもの
であって、制御信号の生成に関わるアドレスの下位側ビ
ットとその他の上位側ビットとでそれぞれ別個にカウン
トアツプ又はカウントダウンする構成とすることにより
、制御信号の生成が早いアドレス制御装置の提供を目的
とする。
であって、制御信号の生成に関わるアドレスの下位側ビ
ットとその他の上位側ビットとでそれぞれ別個にカウン
トアツプ又はカウントダウンする構成とすることにより
、制御信号の生成が早いアドレス制御装置の提供を目的
とする。
〔課題を解決するための手段］
本発明のアドレス制御装置は、現アドレスに加算又は減
算して次のアドレスを特定する所定値を発生する回路と
、制御信号の生成に用いるアドレスの下位側ビットに所
定値を加算又は減算する回路と、この下位側ビットを除
く上位側ビットに所定値を加算又は減算する回路と、上
位側ビットの演算終了の如何に拘わらず下位側ビットに
所定値が加算又は減算されたタイミングに応じて、下位
側ビットを用いて装置外部に与える制御信号を生成する
回路とを備えたことを特徴とする。
算して次のアドレスを特定する所定値を発生する回路と
、制御信号の生成に用いるアドレスの下位側ビットに所
定値を加算又は減算する回路と、この下位側ビットを除
く上位側ビットに所定値を加算又は減算する回路と、上
位側ビットの演算終了の如何に拘わらず下位側ビットに
所定値が加算又は減算されたタイミングに応じて、下位
側ビットを用いて装置外部に与える制御信号を生成する
回路とを備えたことを特徴とする。
本発明のアドレス制御装置は、現アドレスに加算又は減
算して次のアドレスを特定すべき所定値を発生し、制御
信号の生成に関わる下位側ビットとその他の上位側ビッ
トとを分離して所定値をそれぞれに加算又は減算し、上
位側ビットの加算又は減算の終了に拘わらず、下位側ビ
ットの加算又は減算が終了したタイミングに応じてこの
下位側ビットを用いて制御信号を生成する。また、加算
又は減算が終了した上位側ビット及び下位側ビットを合
わせて次のアドレスを特定する。
算して次のアドレスを特定すべき所定値を発生し、制御
信号の生成に関わる下位側ビットとその他の上位側ビッ
トとを分離して所定値をそれぞれに加算又は減算し、上
位側ビットの加算又は減算の終了に拘わらず、下位側ビ
ットの加算又は減算が終了したタイミングに応じてこの
下位側ビットを用いて制御信号を生成する。また、加算
又は減算が終了した上位側ビット及び下位側ビットを合
わせて次のアドレスを特定する。
以下、本発明をその実施例を示す図面に基づき説明する
。
。
第１図は本発明のアドレス制御装置の構成を示すブロッ
ク図である。図中１は例えば１６ビツトからなるアドレ
スにそれぞれ加算又は減算するカウント値を発生するカ
ウント値発生回路であって、発生したカウント値はアド
レスの下位２ビツトに関して加算又は減算を行う下位ア
ドレスカウント回路３及びその他の上位ビットに関して
加算又は減算を行う上位アドレスカウント回路２に与え
られる。上位アドレスカウント回路２及び下位アドレス
カウント回路３は与えられたカウント値に従ってそれぞ
れ上位アドレス又は下位アドレスにカウント値を加算又
は減算し、カウント結果を互いに出力タイミングが異な
る上位ストアタイミング信号又は下位ストアタイミング
信号に同期してアドレスレジスタ４に格納する。制御信
号生成回路５はアドレスレジスタ４に格納されたアドレ
スの下位２ビツトを使用して装置外部に与える制御信号
を生成する。
ク図である。図中１は例えば１６ビツトからなるアドレ
スにそれぞれ加算又は減算するカウント値を発生するカ
ウント値発生回路であって、発生したカウント値はアド
レスの下位２ビツトに関して加算又は減算を行う下位ア
ドレスカウント回路３及びその他の上位ビットに関して
加算又は減算を行う上位アドレスカウント回路２に与え
られる。上位アドレスカウント回路２及び下位アドレス
カウント回路３は与えられたカウント値に従ってそれぞ
れ上位アドレス又は下位アドレスにカウント値を加算又
は減算し、カウント結果を互いに出力タイミングが異な
る上位ストアタイミング信号又は下位ストアタイミング
信号に同期してアドレスレジスタ４に格納する。制御信
号生成回路５はアドレスレジスタ４に格納されたアドレ
スの下位２ビツトを使用して装置外部に与える制御信号
を生成する。
以上のような構成のアドレス制御装置による制御信号生
成の動作について第２図に示すアドレス制御のタイミン
グチャートに従って説明する。
成の動作について第２図に示すアドレス制御のタイミン
グチャートに従って説明する。
ロード信号の出力によってアドレスレジスタ４に格納さ
れている現アドレスの上位ビットを上位アドレスカウン
ト回路２に、また下位２ビツトを下位アドレスカウント
回路３にそれぞれロードする。一方、カウント値発生回
路ｌがカウント値を発生して上位アドレスカウント回路
２及び下位アドレスカウント回路３にカウント値を与え
ると、上位アドレスカウント回路２及び下位アドレスカ
ウント回路３はそれぞれアドレスをカウントアツプ又は
カウントダウンする。下位アドレスカウント回路２は２
ビツトに対してカウントアツプ又はカウントダウンする
ので、残りの上位ビットに加算又は減算する上位アドレ
スカウント回路２より早くカウントを終了する。下位ア
ドレスカウント回路３のカウント結果は、上位ストアタ
イミング信号より早いタイミングで出力される下位スト
アタイミング信号に同期してアドレスレジスタ４に格納
される。制御信号生成回路５は上位アドレスカウント回
路２のカウント終了を待たずにアドレスレジスタ４に格
納された下位２ビツトの出力を使用して制御信号を生成
し、制御信号は装置外部へ出力される。上位アドレスカ
ウント回路２のカウント結果は上位ストアタイミング信
号に同期してアドレスレジスタ４に格納され、次のアド
レスが確定する。
れている現アドレスの上位ビットを上位アドレスカウン
ト回路２に、また下位２ビツトを下位アドレスカウント
回路３にそれぞれロードする。一方、カウント値発生回
路ｌがカウント値を発生して上位アドレスカウント回路
２及び下位アドレスカウント回路３にカウント値を与え
ると、上位アドレスカウント回路２及び下位アドレスカ
ウント回路３はそれぞれアドレスをカウントアツプ又は
カウントダウンする。下位アドレスカウント回路２は２
ビツトに対してカウントアツプ又はカウントダウンする
ので、残りの上位ビットに加算又は減算する上位アドレ
スカウント回路２より早くカウントを終了する。下位ア
ドレスカウント回路３のカウント結果は、上位ストアタ
イミング信号より早いタイミングで出力される下位スト
アタイミング信号に同期してアドレスレジスタ４に格納
される。制御信号生成回路５は上位アドレスカウント回
路２のカウント終了を待たずにアドレスレジスタ４に格
納された下位２ビツトの出力を使用して制御信号を生成
し、制御信号は装置外部へ出力される。上位アドレスカ
ウント回路２のカウント結果は上位ストアタイミング信
号に同期してアドレスレジスタ４に格納され、次のアド
レスが確定する。
本発明のアドレス制御装置は、動作の制御信号の生成に
関わるアドレスの一部と他の部分とのカウント動作を分
けて行うことにより、制御信号の生成に関わる部分のカ
ウント動作終了を早め、制御信号を早く生成できるとい
う優れた効果を奏する。
関わるアドレスの一部と他の部分とのカウント動作を分
けて行うことにより、制御信号の生成に関わる部分のカ
ウント動作終了を早め、制御信号を早く生成できるとい
う優れた効果を奏する。
第１図は本発明のアドレス制御装置の構成を示すブロッ
ク図、第２図は制御信号生成のタイミングチャート、第
３図は従来のアドレス制御装置の構成を示すブロック図
である。 １・・・カウント値発生回路 ２・・・上位アドレスカ
ウント回路 ３・・・下位アドレスカウント回路４・・
・アドレスレジスタ ５・・・制御信号生成回路なお、
図中、同一符号は同一、又は相当部分を示す。
ク図、第２図は制御信号生成のタイミングチャート、第
３図は従来のアドレス制御装置の構成を示すブロック図
である。 １・・・カウント値発生回路 ２・・・上位アドレスカ
ウント回路 ３・・・下位アドレスカウント回路４・・
・アドレスレジスタ ５・・・制御信号生成回路なお、
図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- （１）複数ビットからなる現アドレスに所定値を加算又
は減算して次のアドレスを特定する一方、特定したアド
レスの１又は複数の下位側ビットを用いて装置外部に与
える制御信号を生成するアドレス制御装置において、 前記所定値を発生する回路と、 該所定値を前記下位側ビットに加算又は減 算する回路と、 該下位側ビットを除く上位側ビットに、前 記所定値を加算又は減算する回路と、 前記所定値が前記下位側ビットに加算又は 減算されたタイミングに応じて該下位側ビットを用いて
制御信号を生成する回路と を備えたことを特徴とするアドレス制御装 置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29332689A JPH03154138A (ja) | 1989-11-10 | 1989-11-10 | アドレス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29332689A JPH03154138A (ja) | 1989-11-10 | 1989-11-10 | アドレス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03154138A true JPH03154138A (ja) | 1991-07-02 |
Family
ID=17793380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29332689A Pending JPH03154138A (ja) | 1989-11-10 | 1989-11-10 | アドレス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03154138A (ja) |
-
1989
- 1989-11-10 JP JP29332689A patent/JPH03154138A/ja active Pending
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