JPH02280259A - 多チャンネル型メモリコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、ＣＰＵの処理とは独立してメモリアクセス
をコントロールするメモリコントローラに係り、特に多
チャンネル型のメモリコントローラに関するものである
。

〔従来の技術） 従来、この種の多チャンネル型ＤＭＡコントローラはア
ドレスカウンタ部とデータカウント部を各チャンネル毎
にもって、それぞれのアドレスカウント、転送カウント
を行ってきた。そのため、チャンネルが増える毎にカウ
ンタを増やす必要がある。例えば１チャンネル２０ビツ
ト（ＩＭバイト空間）アドレス、１６ビツト（６４ＫＢ
）転送カウントのＤＭＡコントローラを４チャンネル持
つには３６／チャンネルｘ４＝１４４ビツトものフリッ
プフロップを必要とし、回路規模が大きくなり、多チャ
ンネルＤＭＡコントローラの回路規模が大きくなり多チ
ャンネル化が非常に難しくなる。

また、アドレスカウンタについては、アドレスアップモ
ード、アドレスダウンモードとの両モードが必要な場合
も生じ、その場合、カウンタの構成をアップ／ダウンカ
ウンタにしなければならず、回路構成も複雑化して安価
で小型の多チャンネル型メモリコントローラを提供でき
にくい問題点があった。

この発明は、上記の問題点を解決するためになされたも
ので、ダイレクトメモリアクセスにおける各チャンネル
の次アドレスまたはカウント値を入力される指示値との
加算により生成することにより、各チャンネルに対する
アドレスおよびカウント値を簡単な回路で管理すること
ができる安価な多チャンネル型メモリコントローラを得
ることを目的とする。

〔課題を解決するための手段〕

この発明に係る多チャンネル型メモリコントローラは、
各チャンネルに対して指示されるアドレスを記憶するｎ
個のアドレス記憶手段と、各チャンネルに対応する転送
カウント値を記憶するｎ個のカウント値記憶手段と、ア
ドレス記憶手段から読み出される各チャンネル毎のアド
レスまたはカウント値記憶手段から読み出される各チャ
ンネル毎のカウント値に対する加算値を指示する指示手
段と、この指示手段により指示された加算値とアドレス
またはカウント値を加算して各チャンネル毎の次アドレ
スまたはカウント値を更新して更新出力情報を出力する
加算手段と、この加算手段からの更新出力情報またはＣ
ＰＵからのメモリアクセス情報を選択する選択手段と、
この選択手段から出力されるメモリアクセス情報または
更新出力情報の各カウント値記憶手段またはカウント値
記憶手段への書き込みタイミング、指示手段への加算値
設定タイミングを制御するタイミング制御平段とを設け
たものである。

〔作用〕

この発明においては、ＣＰＵからダイレクトメモリアク
セスを行う指示アドレスおよび転送カウント値からなる
メモリアクセス情報が人力されると、選択手段によりＣ
ＰＵからのメモリアクセス情報が有効となる。そして、
指示手段から次アドレスを決定する加算値が指示される
と、加算手段が各チャンネル毎の次アドレスおよび転送
カウント値を更新する。この更新された次アドレスがタ
イミング制御手段の管理下で選択手段により選択されて
各アドレス記憶手段に書き込まれるとともに、更新され
た転送カウント値が各カウント値記憶手段に書き込まれ
る。

〔実施例〕

第１図はこの発明の一実施例を示すメモリコントローラ
の一例を示すブロック図であり、１はＣＰＵからの制御
線で、ＤＭＡコントローラへの初期データ書込み、ＤＭ
Ａモードの設定等およびＤＭＡコントローラとＣＰＵと
の各種インタフェースを行う。

２はセレクタで、加算器１０の計算結果を各種レジスタ
へ書込むか、ＣＰＵからのデータを書ぎ込むかの選択を
行う。３はチャンネル１側のアドレスレジスタで、ＣＰ
ＵからＤＭＡ転送の先頭アドレスがセットされ、その後
転送の間各転送毎のアドレス値を加算器１０から入力し
ラッチする。

４はチャンネル１側のカウントレジスタであり、ＣＰＵ
からＤＭＡ転送回数がセットされ、その後各転送毎に加
算器１０から残りの転送回数を計算した結果をセットす
る。

５はチャンネル２側のアドレスレジスタで、チャンネル
１側のアドレスレジスタ３と同様にＣＰＵからの先頭ア
ドレス値をセットし、その後毎回の転送のアドレス値を
セットする。６はチャンネル２側のカウントレジスタで
あり、チャンネル１側のカウントレジスタ４と同様にＣ
ＰＵからのＤＭＡ転送回数と毎回の転送毎に加算器１０
の計算結果である残りの転送回数をレジスタにセットす
る。

７は選択パスであり、セレクタ２を介してＣＰＵからの
データバスか、加算器１０からの計算結果何れを選択し
た信号をそれぞれのレジスタへ送る。なお、転送タイミ
ングはタイミング制御部１２により制御されている。

８はＤＭＡパスで、各チャンネルのレジスタの出力をタ
イミング制御部１２のレジスタコントロール信号９によ
りコントロールすることで、アドレスデータ、カウント
データな加算器１０へ送る。９はレジスタコントロール
信号であり、ＤＭＡ転送中にアドレス計算時間／カウン
ト計算時間／チャンネルＯｏｒチャンネル１かを判断し
て加算器１０へ必要なデータを送るためのレジスタの出
力制御を行う。加算器１０はアドレス値、カウント値の
計算に必要なビット数のアダー（加算器）を持ち、各チ
ャンネル毎にＤＭＡのアドレス値の計算、カウント値の
計算を行う。１１は加算値指示器で、アドレス計算、転
送カウント計算。

ＤＭＡ転送モードの場合によって加算値をコントロール
する。

例えばバイト転送のＤＭＡモードの時には、加算値指示
器１１がアドレスは「１」ずつ加算され、転送回数は「
１」ずつ減算されるために、アドレス計算時は「１」を
プラスし、カウント計算時には「１」の補数をプラスす
るといった指示を行う。

また、ワード転送時には、加算値指示器１１がアドレス
を「２」ずつ加算し、転送回数は「１」を減算するため
に「１」の補数をプラスするといった指示を行う。

タイミング制御部１２は、セレクタ２のパスセレクトを
行うパスセレクト信号２２を生成する。

また、タイミング制御部１２は、アドレスレジスタ３．
５およびカウントレジスタ４．６の出力コントロールを
行うレジスタコントロール信号９を所定のタイミングで
アドレスレジスタ３．５およびカウントレジスタ４．６
に対して生成出力するように制御する。

更に、タイミング制御部１２は、加算値指示器１１へ加
算値を決定するための判断材料となるＤＭＡモードアド
レス計算時間、カウント計算時間かを知らせるためのモ
ード信号１３およびコンパレータ１８の出力により転送
終了を検知しＤＭＡコントロール信号２１の出力をコン
トロールし、さらには加算器１０からのＤＭＡアドレス
の出力をラッチするためのラッチ信号２０の出力タイミ
ングをコントロールする。

なお°、モード信号１３は、加算値を決定するための要
因となる信号で、ＤＭＡモードやアドレス計算時間また
はデータ計算時間等の信号を送る。

また、加算値信号１４は加算値指示器１１で決定された
加算値の出力に対応し、この加算値に各アドレスレジス
タ３．５のアドレスレジスタ値を加えることで次のＤＭ
Ａアドレスの決定を行う際、または上記加算値にカウン
トレジスタ４．６の各カウントレジスタ値を加えること
で残りの転送回数を決定する際に、加算器１０に出力さ
れ、ＤＭＡアドレス決定または残りの転送回数決定に供
する。

１５はアドレス／カウントパスであり、加算器１０での
計算結果であるアトジス値と残りの転送回数を出力する
。１６はアドレスラッチ部で、タイミング制御部１２か
ら送出されるラッチ信号２０により加算器１０の出力を
ラッチし、ＤＭＡアドレスとして外部へ出力する。１７
はＤＭＡアドレスであり、ＤＭＡコントローラのアドレ
スとして外部へ出力する。アドレス値と残りの転送回数
はセレクタ２を介して各アドレスレジスタ３゜５または
カウントレジスタ４．６に書き込まれて次のＤＭＡ転送
のデータとなる。

１８はコンパレータであり、加算器１０の出力である残
りの転送回数がｒＱＪになつ°たかどうか、すなわち最
終の転送かどうかを判別し、残りの転送回数が「０」な
らば最終終了信号１９をアクティブにし、タイミング制
御部１２へ通知する。２０はＤＭＡアドレスをラッチす
るためのラッチ信号で、加算器１０からの出力のうちア
ドレスデータをラッチするためのコントロール線である
。２１は外部へ出力する各種ＤＭＡコントロール信号で
、タイミングをとってＤＭＡ制御に必要なコントロール
線を出力する。２２はバスセレクト信号で、ＣＰＵの制
御線１とアドレス／カウントバス１５をセレクトするた
めのバスコントロール線である。

なお、図示しないＣＰＵからダイレクトメモリアクセス
を行う指示アドレスおよび転送カウント値からなるメモ
リアクセス情報が制御線１を介して入力されると、選択
手段となるセレクタ２によりＣＰＵからのメモリアクセ
ス情報が有効となる。そして、指示手段となる加算値指
示器１１から次アドレスまたは更新カウント値を決定す
る加算値が指示されると、加算手段となる加算器１０が
各チャンネル毎の次アドレスおよび転送カウント値を更
新する。この更新された次アドレスがタイミング制御手
段を構成するタイミング制御器１２の管理下でセレクタ
２により選択されて各アドレス記憶手段（アドレスレジ
スタ３．５）に書き込まれるとともに、更新された転送
カウント値が各カウント値記憶手段（カウントレジスタ
４゜６）に書き込まれる。

次に第２図を参照しながらこの発明によるメモリアクセ
ス処理動作について説明する。

第２図はこの発明によるメモリアクセス処理手順の一例
を説明するフローチャートである。なお、（１）〜（ｌ
Ｏ）は各ステップを示す。

先ず、タイミング制御部１２がＣＰＵ等から指示された
ＤＭＡモード解析（バイト転送、ワード転送）を実行す
る（１）。

次いで、選択指示がＣＰＵラインかどうかを判断しく２
）、ＹＥＳならばアクセスチャンネルをセレクトしく３
）、ＣＰＵから指示されたチャンネルに対応するアドレ
スレジスタ３またはアドレスレジスタ５に先頭アドレス
をセットするとともに（４）、転送カウント値をＣＰＵ
から指示されたチャンネルに対応するカウントレジスタ
４またはカウントレジスタ６にセットする（５）。

次いで、加算値が指示されるのを待機しく６）指示され
た加算値を加算値指示器１１に出力する。続いて、加算
器１ｏが更新するアドレス、カウント値を演算しく７）
　　そのカウント値がｒ０１可動か、すなわち最終転送
サイクルかどうかを判断しく８）　　　Ｎｏならばステ
ップ（２）に戻り、ＹＥＳならば処理をリターンする。

一方、ステップ（２）の判断でＮＯの場合は、加算器１
ｏにより演算された更新アドレスをセレクタ２がチャン
ネルに対応するアドレスレジスタ３またはアドレスレジ
スタ５にセットする（９）。次いで、加算器１０により
演算さむた更新カラン５ト値をセレクタ２がカウントレ
ジスタ４またはカウントレジスタ６にセットしく１０）
、ステップ（６）に戻る。

なお、上記実施例では加算器１０が更新カウント値およ
び更新アドレスをともに演算する構成の場合について説
明したが、独立の加算器によりそれぞれ独立に演算する
構成であってもこの発明の適用を妨げるものではない。

〔発明の効果〕

以上説明したように、この発明は各チャンネルに対して
指示されるアドレスを記憶するｎ個のアドレス記憶手段
と、各チャンネルに対応する転送カウント値を記憶する
ｎ個のカウント値記憶手段と、アドレス記憶手段から読
み出される各チャンネル毎のアドレスまたはカウント値
記憶手段から読み出される各チャンネル毎のカウント値
に対する加算値を指示する指示手段と、この指示手段に
より指示された加算値とアドレスまたはカウント値を加
算して各チャンネル毎の次アドレスまたはカウント値を
更新して更新出力情報を出力する加算手段と、この加算
手段からの更新出力情報またはＣＰＵからのメモリアク
セス情報を選択する選択手段と、この選択手段から出力
されるメモリアクセス情報または更新出力情報の各カウ
ント値記憶手段またはカウント値記憶手段への書き込み
タイミング、指示手段への加算値設定タイミングを制御
するタイミング制御手段とを設けたので、チャンネルを
多チャンネル化する際に、各アドレス値および転送カウ
ント値を記憶する手段を付加する変更だけで、アドレス
更新、カウント値更新処理を同一回路で実行可能となる
。従って、多チャンネル化に伴う回路構成を安価に小型
化することができる等の優れた効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すメモリコントローラ
の一例を示すブロック図、第２図はこの発明によるメモ
リアクセス処理手順の一例を説明するフローチャートで
ある。 図中、２はセレクタ、３．５はアドレスレジスタ、４．
６はカウントレジスタ、１０は加算器、１１は加算値指
示器、１２はタイミング制御部、１６アドレスラツチ部
、１８はコンパレータである。

Claims (1)

【特許請求の範囲】
1. ＣＰＵからの転送モードに基づいてメモリに対するダイ
   レクトメモリアクセスを実行する多チャンネル型メモリ
   コントローラにおいて、各チャンネルに対して指示され
   るアドレスを記憶するｎ個のアドレス記憶手段と、各チ
   ャンネルに対応する転送カウント値を記憶するｎ個のカ
   ウント値記憶手段と、前記アドレス記憶手段から読み出
   される各チャンネル毎のアドレスまたはカウント値記憶
   手段から読み出される各チャンネル毎のカウント値に対
   する加算値を指示する指示手段と、この指示手段により
   指示された加算値と前記アドレスまたは前記カウント値
   を加算して各チャンネル毎の次アドレスまたはカウント
   値を更新して更新出力情報を出力する加算手段と、この
   加算手段からの更新出力情報または前記ＣＰＵからのメ
   モリアクセス情報を選択する選択手段と、この選択手段
   から出力されるメモリアクセス情報または更新出力情報
   の各カウント値記憶手段またはカウント値記憶手段への
   書き込みタイミング、前記指示手段への加算値設定タイ
   ミングを制御するタイミング制御手段とを具備したこと
   を特徴とする多チャンネル型メモリコントローラ。