JPH01187664A - 直接メモリアクセスアドレス生成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、直接メモリアクセス（以下ＤＭＡという）転
送時におけるアドレス生成を行う回路に関する。特に、
シーケンシャルなアドレスに限らずアドレスを断続的に
変化させる回路に関する。

〔概要〕

本発明はＤＭＡ転送時におけるアドレス生成を行うアド
レス生成回路において、 メインメモリのアドレスを保持するｎビット幅のインク
リメントとロードの機能を持つアドレスレジスタと、ア
ドレスマスクレジスタと、スタートおよびエンドオフセ
ットアドレスレジスタと、オフセットコンペア回路と、
アドレスレジスタロードデータ選択用マルチプレクサと
を組合せることにより、 ＤＭＡのアドレス生成をシーケンシャルに限らず断続的
に行えるようにしたものである。

〔従来の技術〕 従来、ＤＭＡのアドレス生成回路は、連続的なアドレス
を生成するカウンタで構成されるのが通常であった。ま
た、画像用のメモリアドレス発生回路に使用されるメモ
リブロック転送方式においても、限定されたアドレス発
生方法を採用していた。また、アドレスがとびとびにな
るような場合は、プログラマブルなコントローラにより
処理を行うのが通常であった。

〔発明が解決しようとする問題点〕

上述した従来の回路は、ＤＭＡのアドレス発生方法が固
定されているために汎用性に欠けたり、汎用性があるプ
ログラマブルなアドレス生成方法においては、実行速度
が遅くなる欠点があった。

本発明はこのような欠点を除去するもので、アドレス生
成を連続しない値について柔軟に行うことができ、実行
速度をはやめることができるアドレス生成回路を提供す
ることを目的とする。

〔問題点を解決するための手段〕

本発明は、メインメモリのアドレスを保持するｎビット
幅のアドレスレジスタと、このアドレスレジスタの制御
回路とを備え、直接メモリアクセス転送時１ヒおけるア
ドレス生成を行う直接メモリアクセスアドレス生成回路
において、上記アドレスレジスタは、インクリメント君
よびロードの機能をもつレジスタにより構成され、ｎビ
ット幅であり、アドレスレジスタの内容を修飾するアド
レスマスクレジスタと、内容が設定可能なスタートオフ
セットアドレスレジスタと、内容が設定可能なエンドオ
フセットアドレスレジスタと、上記アドレスレジスタの
内容、このアドレスレジスタに結合された上記スタート
オフセットアドレスレジスタの内容ふよび“１”データ
のいずれかを選択するロード用のマルチプレクサと、上
記アドレスマスクレジスタの“１″のビットに対応する
上記アドレスレジスタおよび上記エンドオフセットアド
レスレジスタの内容を比較するオフセットコンペア回路
とを備え、このオフセットコンペア回路の出力が不一致
である間は上記アドレスレジスタにインクリメント信号
を与える手段と、上記オフセットコンペア回路の出力が
一致である間は上記マルチプレクサを制御して上記アド
レスマスクレジスタのビット“１″に対応するアドレス
レジスタのビットを“１ｎにセットする手段とを含むア
ドレスレジスタ制御回路を備え、アドレスマスクレジス
タの１”に対応するビット位置に上記スタートオフセッ
トアドレスレジスタの対応するビットの内容をロードす
る手段を備えたことを特徴とする。

〔作用〕

ＤＭＡ転送開始前にレジスタ群に初期値を設定し、転送
開始時点においてアドレスレジスタにアドレスマスクレ
ジスタの０に対応するビットに対してはアドレスレジス
タの対応するビットの内容を、アドレスマスクレジスタ
の“１”に対応するビットに対しては、スタートオフセ
ットアドレスレジスタの内容をロードし、以降オフセッ
トコンペア回路の一致出力がアクティブでない間は、ア
ドレスレジスタの内容を１だけ増加し、オフセラ　、ト
コンベア回路の一致出力がアクティブになった場合、最
初にマスクレジスタのビット“１”に対応するアドレス
レジスタのビットをマルチプレクサを使用してすべて１
″にセットし、その後インクリメント機能を使用して１
だけ増加し、更に、マスクレジスタの“１”に対応する
ビット位置にスタートオフセットアドレスレジスタの対
応するビットの内容をロードする。これにより、ＤＭＡ
のアドレス生成をシーケンシャルに限らず断続的に行う
ことができる。

〔実施例〕

次に、本発明一実施例を図面に基づいて説明する。第１
図は本発明実施例の構成を示すブロック図である。

本発明実施例回路は、第１図に示すようにアドレスレジ
スタ１と、アドレスマスクレジスタ２と、スタートオフ
セットアドレスレジスタ３と、エンドオフセットアドレ
スレジスタ４と、マルチプレクサ５と、アドレスレジス
タ制御回路６と、オフセットコンペア回路８と、ロード
手段１２とを備える。

アドレスレジスタ１は、メインメモリのアドレスを保持
するｎビット幅のインクリメントとロード機能をもつカ
ウンタである。アドレスマスクレジスタ２は、アドレス
レジスタの内容を修飾するビット位置を示すアドレスレ
ジスタ１と同じ幅のレジスタである。スタートオフセッ
トアドレスレジスタ３と、エンドオフセットアドレスレ
ジスタ４は、各々アドレスマスクレジスタ２のビット１
のパターンに対応してアドレスの部分エリアのスタート
アドレスとエンドアドレスを保持している。

また、マルチプレクサ５は、アドレスマスクレジスタ２
の内容と、アドレスレジスタ制御回路６からのロード選
択信号７によりアドレスレジスタ１の各ビットに、アド
レスレジスタ１の対応するビットと、論理“１”と、ア
ドレスレジスタ１に結合されたスタートオフセットアド
レスレジスタ３とのいずれかの内容を選択する機能を有
する。

オフセットコンペア回路８は、アドレスマスクレジスタ
２のビット“１”に対応するアドレスレジスタ１とエン
ドオフセットアドレスレジスタ４の内容を比較する回路
であり、その一致信号はアドレスレジスタ制御回路６に
加えられる。アドレスレジスタ制御回路６からはインク
リメント信号９とロード信号１０がアドレスレジスタｌ
に加えられる。

ＤＭＡ転送開始前に上記のレジスタ群に初期値を設定し
、転送開始時点においてアドレスレジスタ１にアドレス
マスクレジスタ２の０に対応するビットに対してはアド
レスレジスタｌの対応するビットの内容をロードし、ア
ドレスマスクレジスタ２の“１”に対応するビットに対
しては、スタートオフセットアドレスレジスタ３の内容
をロードし、以降オフセットコンペア回路８の一致出力
がアクティブでない間は、アドレスレジスタｌの内容を
１だけ増加し、オフセットコンペア回路８の一致出力が
アクティブになった場合、最初にアドレスマスクレジス
タ２のビット＃１″に対応するアドレスレジスタ１のビ
ットをマルチプレクサ５を使用してすべて“１”にセッ
トし、その後インクリメント機能を使用して１だけ増加
し、さらに、アドレスマスクレジスタ２の“１”に対応
するビット位置にスタートオフセットアドレスレジスタ
３の対応するビットの内容をロードする。

第２図は、本発明実施例の具体的な動作例を示すタイミ
ングチャートである。この例は、８ワ一ド単位のブロッ
クのうちの、下位アドレス旧１と１００のアドレスを選
択的に発生するものである。

初期値は、アドレスレジスタ１が０１０００、アドレス
マスクレジスタ２は下位８ワードを選択するために００
１１１　、スタートオフセットアドレスレジスタ３は０
００１１、エンドオフセットアドレスレジスタは００１
００　に設定される。

転送開始のアドレスを作るためにロード選択信号７が“
Ｏ”の状態でタイミングａにおいてロード信号１０が出
され、アドレスレジスタ１の内容力、０１０１１になる
。この内容では、オフセットコンペア回路８の出力が“
０”であるため、インクリメント信号９がｂのタイミン
グで出てアドレスレジスタ１の内容は０１１００　とな
る。

この状態では、オフセットコンペア回路８の出力が“１
”になり、更にロード選択信号７が“１”になるため、
ロード信号１０のＣのタイミングで、アドレスマスクレ
ジスタ２の１″の部分に“１″′がロードされ、アドレ
スレジスタ１の内容が０１１１１となる。次にタイミン
グｄでインクリメント信号９が出て、アドレスレジスタ
の内容が次のブロックの先頭アドレス１００００　に変
更される。続いてタイミングｅでロード信号１０により
、次の転送アドレス１００１１が生成される。

〔発明の効果〕

以上説明したように本発明によれば、メインメモリのア
ドレスを保持するｎビット幅のインクリメントとロード
の機能を持つアドレスレジスタと、アドレスマスクレジ
スタと、スタートオフセットアドレスレジスタと、エン
ドオフセットアドレスレジスタと、オフセットコンペア
回路と、アドレスレジスタロードデータ選択用マルチプ
レクサを組み合わせることにより、ＤＭＡのアドレス生
成をより柔軟に行うことができる効果がある。

【図面の簡単な説明】

第１図は本発明一実施例の構成を示すブロック図。 第２図は本発明一実施例の動作例のタイミングチャート
。 １・・・アドレスレジスタ、２・・・アドレスマスクレ
ジスタ、３・・・スタートオフセットアドレスレジスタ
、４・・・エンドオフセットアドレスレジスタ、５・・
・マルチプレクサ、６・・・アドレスレジスタ制御回路
、７・・・ロード選択信号、８・・・オフセットコンペ
ア回路、９・・・インクリメント信号、１０・・・ロー
ド信号、１２・・・ロード手段。 実施例 第　　１　図 実施例 第２図

Claims (1)

1. 【特許請求の範囲】 １、メインメモリのアドレスを保持するｎビット幅のア
   ドレスレジスタ（１）と、 このアドレスレジスタの制御回路（６）とを備え、 直接メモリアクセス転送時におけるアドレス生成を行う
   直接メモリアクセスアドレス生成回路において、 上記アドレスレジスタは、インクリメントおよびロード
   の機能をもつレジスタにより構成され、ｎビット幅であ
   り、アドレスレジスタの内容を修飾するアドレスマスク
   レジスタ（２）と、内容が設定可能なスタートオフセッ
   トアドレスレジスタ（３）と、 内容が設定可能なエンドオフセットアドレスレジスタ（
   ４）と、 上記アドレスレジスタの内容、このアドレスレジスタに
   結合された上記スタートオフセットアドレスレジスタの
   内容および“１”データのいずれかを選択するロード用
   のマルチプレクサ（５）と、上記アドレスマスクレジス
   タの“１”のビットに対応する上記アドレスレジスタお
   よび上記エンドオフセットアドレスレジスタの内容を比
   較するオフセットコンペア回路（８）とを備え、 このオフセットコンペア回路の出力が不一致である間は
   上記アドレスレジスタにインクリメント信号を与える手
   段と、上記オフセットコンペア回路の出力が一致である
   間は上記マルチプレクサを制御して上記アドレスマスク
   レジスタのビット“１”に対応するアドレスレジスタの
   ビットを“１”にセットする手段とを含むアドレスレジ
   スタ制御回路（６）を備え、 アドレスマスクレジスタの“１”に対応するビット位置
   に上記スタートオフセットアドレスレジスタの対応する
   ビットの内容をロードする手段（１２）を備えた ことを特徴とする直接メモリアクセスアドレス生成回路
   。