JPH03149875A - Ｄｒａｍセル製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明は、集積回路の設計と製Ｔｉ（ｌｌｌするもので
ある。更に詳細には、本発明は、ダイナミック・ランダ
ム・アクセス・メモリセル、配列、その他の構造と、そ
れらの構造を作製する方法とに関するものである。

［従来の技術」 より小型のダイナミック・ランダム・アクセス・メモり
（ＲＡＭ）とそれに付随する構造を開発しようという追
及は、既知の目的である。集積回路製造において、成る
コスト部分は、どんな集積回路を作るかに関わらず比較
的一定している。すなわら、一個の集１１ｊｌ路上に、
より高密度のメモリを集積することで、それらの固定コ
ストをより大きな記憶容量に分配することになり、ピッ
ト当たりに換算して、より経済的であるということにな
る。更に、より大きいメモり記憶容量は、末端の利用者
に対して、コンピュータのような製品をより小さくてよ
り大きいメモり容緩のもので供給できるということにつ
ながる。従って、消費者に対する価値が増大したことに
なる。ＤＲＡＭの山積の５０％またはそれ以上がメモリ
それ自身に使われているので、記憶セルのサイズを縮小
することはより数多くのそれら記憶セルをＤＲＡＭ上に
収めることができるということになる。

記＊ｌ？ルのサイズを縮小することについては、いくつ
もの技術が闘発された。例えば、基本的なダイナミック
・ランダム・アクセス・メモリセルは最低限の部品数、
すなわち、トランジスタとトランジスタのソースにつな
がったコンデンサとで構１１Ｌされるようになった。ト
ランジスタはコンデンサに蓄えられた電荷にアクセスで
き、その蓄えられた電荷はデータを表す、ＤＲＡＭセル
のサイズを縮小する鰻初のステップは、転送トランジス
タとコンデンサの効率的な集積である。この一つの例が
、１９８０年１２月１６日付けの、本発明の譲受人に譲
渡された、ＫｕＯによる、米国特許第４．２４０．０９
２号［異なる厚さのコンデンサ及びトランジスタ酸化物
を用いたランダム・アクセス・メモリセル（Ｒａｎｄｏ
ｍ＾ｃｃｅｓｓ　Ｍｅｍｏｒｙ　Ｃｅｌｌｗｉｔｈ　Ｄ
ｉｆｆｅｒｅｎｔ　Ｃａｐａｃｉｔｏｒ　ａｎｄ　Ｔｒ
ａｎｓ、ｉｓｔｏｒＯｘｉｄｅ　Ｔｈｉｃｈｎｅｓｓ　
）　Ｊに見いだされる。Ｋｕｏのものは「ハイＣ（Ｈｙ
−Ｃ）Ｊセルの一例である。

ＤＲＡＭの密度が増大するにつれて、［ハイＣ」セルの
限界が明らかになってきた。正確なｆ−タの＆！憶と取
り出しを行うためには、蓄積コンデンサの客層は大きい
鎗どよい。しかし、Ｉｌｉコンデンサの容量はコンデン
サの電極間の容積に直接比例する。ハイＣセルのような
平面状コンデンサセルでは、このことはセルのサイズと
セルの容量との間の基本的なトレードオフ１２１１題を
引き起こす。

適切な蓄積コンデンサ容量を保持しながら、記憶セルが
占有する表面積を最小化するために、−縦型コンデンサ
構造が開発された。そのような構造の一例が、１９８５
年のＩｎｔｅｒｎａｔｉｏｎａｌ　ＥｌｅｃｔｒｏｎＤ
ｅｖｉｃｅｓ　　Ｍｅｅｔｉｎｇ　Ｔｅｃｈｎｉｃａｌ
　Ｄｉｇｅｓｔの第６９４−６９７頁に発表された、論
文番号２９．１の角南による、［新しいＤＲＡＭのセル
構造（ＣｅｌｌＳｔｒｕｃｔｕｒｅ　　ｆｏｒ　Ｆｅａ
ｔｕｒｅｄ　（ＩＲＡＮｓ　）　Ｊ　Ｅ報告されている
。成る場合には、コンデンサは基板表面にエッチされた
トレンチ上に形成される。これの一例は、１９８５年の
Ｉｎｔｅｒｎａｔｉｏｎａｌ　ＥｌｅｃｔｒｏｎＤｅｖ
ｉｃｅｓ　　　Ｍｅｅｔｉｎｇ　　Ｔｅｃｈｎｉｃａｌ
　　Ｄｉｇｅｓｔ　　のｆｆ１７０ローフ０９頁に発表
された、論文番号２９４の石内等による［４メガビット
ダイナミックＲＡＭ用のサブミクロンＣＭ　ＯＳ　ＦＭ
　ｆｌｋ　（Ｓｕｂａｌｃｒｏｎ　ＣＨＯＳＴｅｃｈｎ
ｏｌｏｇｉｅｓ　ｆｏｒ　４Ｈｅｂａｂｉｔ　Ｄｙｎａ
ｓｉｃ　ＲＡＮ）　Ｊに報告されている。その他の場合
には、ｆｉｌｌあるいは多重′Ｒ棒のＩＩＩ想によって
、縦方向に積層されたコンデンサを実現している。この
一例も、上に引用した角南による論文中に見いだされる
。

トレンチ中に蓄積コンデンサを形成することには固層が
付随するため、ＤＲＡＭセルの製造工程が非常に複雑な
ものとなる。例えば、１９８８年１月２６日付けの本発
明の譲受人に譲渡されたｓａｇ＋ｅｅ等による米国特許
第４，７２１．９８７号Ｅ高密度ダイナミックＲＡＭ用
トレンチコンデンサプロセス（Ｔｒｅｎｃｈ　Ｃａｐａ
ｃｉｔｏｒ　Ｐｒｏｃｅｓｓ　ｆｏｒ旧ｇｈ　　Ｄｅｎ
ｓｉｔｙ　Ｄｙｎａｍｉｃ　ＲＡＮ　）　Ｊを参照され
たい。

蓄積コンデンサそれ自体はより小さく作れるのであるが
、転送トランジスタをコンデンサへ接続するのが鱈しい
ため、空間的な裕度が必要になり、また部品のリークが
複雑なものとなる。これらすべてのために、ＤＲＡＭセ
ルを作製するのに、複雑な処理工程が必要とされ、付加
的な領域が占有されることになる。

［発明の要約」 本発明のここに述べる具体例は、ＤＲＡＭセルの構造と
その製造方法に関するものである。第１の実施例はトレ
ンチを備えたＤＲＡＭセルであって、第１の電極を、基
板中に形成されたトレンチの外側表向上の拡散領域で構
成され、また第２の電極を、トレンチの内部に形成され
た導電性領域で構成されている。転送トランジスタは、
転送トランジスタのための自己整合された堀 （Ｍｏａｔ）領域を含むフィールド板分離構造を用いて
形成されている。この堀領域はコンデンサ領域とすこし
重なっており、そのため増大した位置ぎめｌＩ差に対す
る裕度を与えており、ＤＲＡＭセルの配置中に持ら込ま
れる位置きめ誤差裕度を予測したものとなっている。フ
ィールド板それ自体はエッチされ、それ以後に集積回路
上に形成される導電層から導電性細片ができるのを”ｉ
ｌＧ）るための傾斜した側面を有している。二つの記憶
セル簡に自己整合されたビットラインコンタクトを使用
することによって、ビットラインコンタクトと記憶セル
の転送トランジスタのゲートとの闇の位置きめ裕度が不
要になる。

本発明の別の実施例では、フィールド板分離方式による
平面状コンデンサを、フィールド板に自己整合された転
送トランジスタｍｉｌｌ域と共に用いている。この構造
によれば、コンデンサとトランジスタとの圏の位置ぎめ
裕度が不要となり、従って、トランジスタとコンデンサ
との間に必要な空■を減らすことができる。更に、ビッ
トラインと二つの隣接する転送トランジスタのドレイン
との囚の自己整合技術によって、ビットラインと転送ト
ランジスタとの１の数多くの位置きめ裕度を不要にする
ことができる。

本発明の別の実施例では、蓄積コンデンサと同様に、ト
レンチ内部に形成された二つの導電性電極板を用いた記
憶セルが作製される。転送トランジスタを含む堀の自己
整合を許容するフィニルド板分離方式は、このように堀
の自己整合を許容するように用いられて、ｉｌ領域とソ
ースドレイン拡Ｉｋｒ４域との間の位置合きめ裕度を不
要にする。更に、フィールド板上の傾斜した側面はその
後フィールド板上に導電調を堆積したときに、導電性細
片が形成されるのを避けるために使用できる。転送トラ
ンジスタとコンデンサとの間の自己整合技術は、転送ト
ランジスタと蓄積コンデンサとの間の数多くの位置ぎめ
裕度を不要にし、またビットラインコンタクトと転送ト
ランジスタとの門の数多くの位置ぎめ・裕度をも不要に
する。

更に、互いに選択的にエッチされた二つの異なる材料を
用いた側面絶縁体技術は、側面絶縁体技術のためのより
非破壊的な技術を提供し、側面絶縁層形成時に基板表面
を保護するために、ゲート絶縁層を用いることを許容す
る。

［実施例１ 本発明は、以下の図面を参照した、具体的な実施例につ
いての詳細な説明から最も良く理解されるであろう。

第１図は、ＤＲＡＭセルである、本発明の一つの実施例
を示す側面模式図である。第２図は、第１図の実施例の
部品の電気的動作を示す模式的電気回路図であって、第
１図の部品に対応する第２図の部品には同じ参照番号が
用いられている。第３Ｍ図から第３Ｍ図は、第１図の実
施例を作製するための製造工程を示す模式的■ｔ？図で
ある。第４図は、第１図の記憶セルを含むメモり配列で
ある。第５ＷＡは、第３Ａｖ４から第３ＭＩＩに示した
工程を用い、但し平面状のコンデンサを用いて、より簡
略化された製造工程で作られる、本発明の別の実施例を
示す側面模式図である。第６図は、第５１ｊｌの実施例
の電気的動作を示す模式的電気１路図である。第７図は
、第５図の実施例の部品の配置を示す平面図である。第
８図は、トレンチ中に形成された二枚の電極板を含む積
層コンデンサを含む、本発明の別の実施例の側面模式図
である。

第９図は、第８図の実施例の動作を示す模式的電気回路
図である。第１０Ａ図から第１０Ｑ因は、第８図の実施
例を作製するための製造工程を示す模式図である。第１
１図は、第８１１１１ｌの実施例を含むメモり配列の配
置を示す平面図である。

第１図は、本発明の一つの実施例の側面模式図である。

第１図のメモリセルは、転送トランジスタ１１と蓄積コ
ンデンサ１３を含んでいる。データをメモリセルへ記憶
する時は、データはビットライン６６上に置かれ、高電
圧信号（約３．３ボルト）がゲート４０に与えられる。

こうして、ビットライン６６に与えられた電圧は、ソー
ス５６を経由して蓄積ノード２２へ送られる。コンデン
サ１３はフィールド板２８と容量的に結合した蓄積拡１
１［１域２２を含む、フイールド板２８は基準　　　電
位につながれ、従ってビットライン６６によつて与えら
れた電圧を表す電荷は蓄積拡散領域２２に蓄えら−れる
。データを蓄積拡散領域２２に蓄えるために、ゲート４
０から正の電圧を取り除き、それによってソースとドレ
インの領域間の連続性を絶ち切る。ゲート４０は第１図
の紙面に垂直に延びるワードラインの一部である。ゲー
ト４４は図の左方にある蓄積コンデンサへのアクセスを
詞御する。ワードライン３６と３８はフィールド板２８
の上を走り、紙面に垂直に延びる記憶セルに対して制御
を与える。部分的なワードライン４２は、フィールド板
２８と蓄積拡Ｗ１領域２４とを含むコンデンサへのアク
セスを制御１る。

第２図は、第１１１１ｌのコンデンサ１３中の転送トラ
ンジスタの電気的動作を示す模式的電気１路図である。

！！２図の参照番号はｗｌｌ図の参照番号に対応してお
り、参照された部品の電気的ＩＩＩ能を示している。

第３Ｍ図から第３Ｍ図は、第１図に示された実施例を作
製するための製造工程を示す模式図である。ＰＩ板１０
は約０．９オーム・センチメートルのＰ型伝Ｓ度にドー
プされた単結晶シリコン基板である。ｐｍ板１０は０．
９オームセンチメートルの＠料の単一の基板であっても
よいし、あるいは別のドーピング型で異なる濃度にドー
プされた基板の表面上に形成された、０．９オームセン
チメートルのエピタキシャル層であってもよい。

ＰＩ！！ｌｊ１１０の熱酸化による二酸化シリコン１１
１２が、約９５０度、約５０分の酸素雰囲気中での熱酸
化によって約３５０オングストロームの厚さに形成され
る。窒化シリコン１１１４が、低圧気相燈ＩＮ　（ＣＶ
Ｄ）ａ（よｚＴｌｌｌ、０００１＞ゲスト０−ムの厚さ
に形成される。燐をドープされた二酸化シリコンのｃｖ
ｏｔｉによって約５．０００オングストロームの厚さの
ハードマスク１６が形成される。次に、フォトレジスト
層（図示されていない）がパターン化され、二酸化シリ
コン層１２、窒化シリコン１１１４、二酸化シリコン層
１６がエッチされ、第３・ＡＩ！Ｉニ示スように、Ｗｌ
ａ０１８と２０が得られる。

二酸化シリコンｌｌ１１６をマスクとして、第３８図に
示すように基板１０の表面（トレンチ１８と２０がエッ
チされる。適切なエッチング法は、１９８８年１１月１
５日付けの、本発明と同じ譲受人に譲渡されたＤＯｕ９
１ａＳによる米ｉｌｉＩ特許第４．７８４．７２０号、
［単一ウェーハＲＩＥドライエッチ反応か川のトレンチ
エッチプロセス（ＩｒｅｎＣｈＥｔｃｈ　　Ｐｒｏｃｅ
ｓｓ　ｆｏｒ　ａ　Ｓｉｎｇｌｅ−％ｌａｔｅｒ　ＲＩ
Ｅ　ｌｙＥｔｃｈ　　Ｒｅａｃｔｏｒ　）　Ｊに見いだ
される。次に、トレンチ１８と２０の鍔面に：Ｌｔ数多
くのプロセスのうちの一つを用いて、単位立方センチメ
ートル当たり約３Ｘ１０”ドーパント濃度（砒素がドー
プされる。例えば、基板１０を回転させながら、８度の
角度から砒素イオンを傾斜イオン注入する方法がある。

イオンは約１００キロエレクトロンボルトのエネルギー
で、単位平方センチメートル当たり約５Ｘ１０１５のド
ーズ注入される。ドープされた材料の堆積とドーパント
の基板１０中への拡散のような他の過当なドーピング方
法を用いることもできる。

次に、ｌｌｌｉフヲ酸液中での約４０秒のウェットエッ
チングによって二酸化シリコン層１６を除去する。結果
のｉｉｉ＆！第３０ＩＩに示されている。

次に、熱成長二酸化シリコン等の適当なコンデンサ１３
中２６が、約８５０℃の温度で、約４０分■、酸素雰囲
気中で熱酸化することによって、約６０オングストロー
ムの厚さに形成される。その飽の適当な誘電体としては
、二酸化シリコン、窒化シリコン、積層二酸化シリコン
、酸化された窒化シリコン、および、酸化タンタル等の
その麹の＊＊材料が含まれる。次に、シランの低圧Ｃｖ
Ｄ法によって約５．０００オングストロームの厚さく、
多結晶シリコン層２８が堆積される。結果の＠造が第３
ＥＩｌに示されている。多結晶シリコン層２８は堆ｍｍ
に約０．００５オームセンチメートルの伝導度にドープ
されて１る。次に、ウェットエッチあるいは四フフ化炭
素プラズマ中でのプラズマエッチングによプて、多結晶
シリコン層２８を約２．０００オンゲスト０−ムの厚さ
にまで薄く削る。このことによって、多結晶シリコン１
１２８の表面凹凸が減少する。多結晶シリコン層２８は
フィールド板として、転送トランジスタが形成される場
所を除いて、配列領域すべてを覆う。

フィールド板２８はそれらのトランジスタを作製する時
のイオン注入マスクとして使用され、従ってフィールド
板２８と転送トランジスタとを位置合わゼするための自
己整合システムを与えることになる。これにより、転送
トランジスタとフィールド分第１装置との間に位置きめ
裕度が不要になるため、より大きい実９＆密痩が得られ
る。フォトレジスト層３０がフィールド板２８上に形成
され、等方性および異方性処理の組み合わせを用いてフ
ィールド板がエッチされる。異方性エッチとして、フッ
ＭＪ／臭素中での約１分層のエッチが用いられる。次に
、等方性エッチを行い、第３Ｆ図に示されたような構造
になるように傾斜した側内が加工される。

次に、ウェット処理またはフッシング処理のような標準
的な除去工程によってフォトレジスト層３０が除去され
る。次に、ＣＦ　　／ＣＨＦ３のプラズマ中でのエッチ
ングによって窒化シリコン層１４と二酸化シリコン１１
１２が除去される。このようにして、フォトレジスト層
３０を除去された第３Ｆ図の構造は、酸素／蒸気雰囲気
中に約３０分間入れられて、第３Ｇ図に示された二酸化
シリコン１１２７と３２が得られる。多結晶シリコンｒ
ｌＪ２８の酸化速度のほうが大きいため、二酸化シリコ
ン１１３２は二酸化シリコン層２７よりもかなり厚い。

−全体的な酸化工程を用いているため、基板１０の塩素
向からフィールド板２８まで連続した分離層が得られる
。こうして、これ以後の導電性購に対して、フィールド
板の完全な封止が達成される。別の実施例では、多結晶
シリコン１１２８の酸化の関、層の表向は窒化シリコン
［１１４と二酸化シリコン［１１２とによって保護され
ている。

その後、別の酸化工程によって、二酸化シリコン１１２
７が形成される。次に、第３ＧＩＩの構造の表面上に多
結晶シリコン１８３４と二酸化シリコン層４６が、第３
Ｇ図に示すようにｔＳされる。多結晶シリコン■は厚さ
約２．５００オングストロームである。二酸化シリコン
１１４６は厚さ約１．０００オングストロームである。

多結晶シリコン■３４ｕ約０．００５オームセンチメー
トルの伝導度を有している。

多結晶シリコンＩｉ３４と二酸化シリコン１１４６は、
次にパターン化され、エッチされて、第３Ｈ図に示すワ
ードライン３６．３８．４０，４２゜４４を得る。

第３１図は、第３Ｈ図のｌＩ造の一部分の平面図″ｅあ
る。第３１図から分かるように、フィールド板２８とワ
ードライン４０．４４が基板１０を一つていない場所に
、基板の露出した１１領域（二酸化シリコンｗ４２７で
田われている）が残っている。

フィールド板２８とワードラインはソース／ドレインの
形成のイオン注入マスクとなり、それはワードライン４
０．４４によって与えられる、ゲートとフィールド板２
８との自動的な位置合わせを実現する。この自動的位置
合わせのた。め、転送トランジスタ１１（第１１１）の
りース／ドレインを形成するための付加的な位置ぎめ裕
度は不要になり、歩留まり低下につながる付加的なマス
ク工程がなくてすむ。第３１図のコンデンサ構ｉはトレ
ンチ１８と２０で示されているが、もちろん実際のコン
デンサは第３１−１Ｍに示されたように、もつとＷ雑な
構造をしている。

第３８Ｉｌの構造に対して、約６０キロエレクトロンボ
ルトのエネルギーで単位平方センチメートル当たり約４
Ｘ１０１３のドーズの禦イオン注入を行い、第３Ｊ図に
示すような＾直にドープされたソース／ドレイン領域５
０が形成される。次に、１１３に図に示すように、第３
Ｊ図の構造上に、低圧ＣｖＤ＠によって約ｉ、ｏｏｏオ
ングストロームの厚さに窒化シリコン１１１５２が堆積
される。その後、窒化シリコンｌｌ１５２は、反応性イ
オンエッチにより六フフ化硫黄を用いて異方性エッチさ
れ、１３Ｌ図に示すようにａｍ窒化シリコン１１５４が
形成される。側面窒化シリコン■５４を形成した反応性
イオンニッチェ程は、二酸化シリコンに選択的であるの
で、二酸化シリコン層４６と２６＆をそれぞれ、ワード
ライン３６．３８，４０．４２と基板１０を保護する。

このように、イオン衝撃によるｉｉｍを＠避することに
よりて、ワードラインと、基板１０中に形、成されたソ
ース／ドレイン領域の伝導度が保ａされる。

第３し？１の構造は、約１００キロエレクトロンボルト
のエネルギーで、ＩＩＫ位平方センチメートル当たり約
３Ｘ１０１５のドーズの砒素イオン注入を施され、第３
し図に示されたようなソース／ドレイン領域５６が形成
される。低Ｉ度紀ドープされたソース／ドレイン領域５
０の残りの部分（第３に図）は、第３Ｍ図に示されたよ
うに低温変にドープされたドレイン領域５８を与える。

低濃度にドープされたドレイン領域５８は転送トランジ
スタ１１の端部における電界密度を減少させ、トランジ
スタ１１の動作時のホットエレクトロンの入射を減少さ
せ、トランジスタ１１の寿命を引き延ばす。別の実施例
においてｕｌソース／ドレイン領域５０は省略される。

ＤＲＡＭセルが密に詰まっているので、ソース／ドレイ
ン５０の高い伝導度は必ずしも必要でなく、従って省略
できる。

ＣＶＤ法によって、約２００オングストロームの厚さの
二酸化シリコン１１６０が形成される。次に、第３ＭＩ
Ｉの構造の表面上（フォトレジストパターン（図示され
ていない）が形成され、ゲート４０と４４の間にソース
／ドレインへのビットラインコンタクト用の開口がｍけ
られる。次に、四フフ化炭素等の二酸化シリコンに選択
的なエッチャントを用いた反応性イオンエッチを二酸化
シリコンｌｌす６０＆−施して、開ロア０を設ける。こ
の開口は、厚さ約３００オングストローム、伝導度約０
．００５オームセンチメートルの薄い多結晶シリコン１
１６２を１１ＷＡするのに利用される。次に、多結晶シ
リコン層６２は通常のりソグラフイ技術によってパター
ン加工され、第３Ｍ図に示された構造が得られる。多結
晶シリコン層６２はビットライン６６のｕｌ積のための
「Ｉ！を地バッド」として機能する。多結晶シリコン１
１６２は二酸化シリコン１１６０の上まで延びているの
で、ソース／ドレイン５６へのコンタクトの位置ぎめの
ために、かなり広い位置きめ裕度領域が利用できる。

第１図の構造の表向上に、約５．０００オングストロー
ムの厚さのホウ素−燐ドープ二酸化シリコン閤６４が堆
積される。次に、第１１ｉ１の開ロア０の形成を可能と
するフォトレジストパターン（図示されていない）が形
成される。次に、四フフ化炭素等の二酸化シリコンに選
択的なエッチャントを用いて、二酸化シリコン１１６４
がエッチされ、多結晶シリコン層６２の最上面に開口が
設けられる。多結晶シリコンｌｌ１６２ｕワードライン
４０と４４の四の開口よりも広く広がっているので、リ
ードライン４４と４０との闇に位置ぎめ裕度は不要であ
り、従ってワードライン４４と４０との間の距離は、用
いるリソグラフィシステムによって許容される最小のり
ソグラＪ付法でよい、次に、二酸化シリコン６４の表面
上にビットライン６６が堆積される。もちろん、標準的
なピア形成を行ってコンタクト拡散領域を作製してもよ
いが、それでは配列寸法が増大する。ビットライン６６
は、多結晶シリコン、タングステン、タンタル・タング
ステン等の任意の適当な導電性材料でよい。

拡１１ｉ城５６を省略した実施例では、高度にドープさ
れたコンタクト領域は、多結晶シリコン１１１６２かう
のドーパントの拡散によってコンタクト中に形成される
。

第４図は、第１図に示されたＤＲＡＭセルの配列の平面
図である。各ワードラインは４０−１から４０−７とし
て示され、各ビットラインは６ロー１から６ローフとし
て示されている。コンデンサは１３−Ｘ−Ｙとラベル付
けられている。このＸは、バスリトランジスタを経由し
てコンデンサにつながるビットラインを意味する。また
Ｙはコンデンサにつながるトランジスタの伝導度を制御
するワードラインを意味する。コンタクト点７０も示さ
れている。例えば、コンデンｌｔ１３−２−４を有する
記憶セル６８よでは、ワードライン４０−４上の信号は
、コンデンサへのアクセスを訓−し、ビットライン６ロ
ー２上の信号は、高電圧の信号がワードライン４０−４
上にある時に、コンデンサ１３−２−４に蓄えられる。

コンデンサ１３−２−４の構造の理由から、ワードライ
ン４０−４はコンデンサ１３−２−４と厳密には揃って
いない。堀領域がコンデンサ１３−２−４の上まで延び
ることが許され、もしワードライン４０−４がコンデン
サ１３−２−４の上まで延びていれば、蓄積拡Ｗｌ領域
２２がソース／ドレインｔＩ４域を与えるので、コンデ
ンサ１３−２−４とワードライン４０−４との固に位置
ぎめ裕度は必要ない。しかし、コンデンサ１３−２−４
とワードライン４０−４との闘の低濃度にドープされた
ドレインを動作させることが望ましいので、ＩＩ積拡ｒ
１１領域２２の厚さと２個の位置きめ裕度の付加的な厚
さく約０．１ミクロン）に対して、約０．１ミクロンの
間隙がコンデンサ１３−２−３とワードライン４０−４
との囚にパターン加工される。

第４図ではコンデン”１１３−Ｘ−Ｙｔ？四角い開口と
して示しているが、コンデンサに対しては角の丸い開口
が最も良いことが分かつた。角が丸い場合には、コンデ
ンサ内の高電界が避けられ、コンデンサ１３−２−４１
１の接近した間隙がうまく実現する。更に、第３Ｂｌｊ
ｌに示した傾斜イオン注入と共に、ホウ素イオンの付加
的な注入を行うことにより、蓄積拡散領域２２の周りに
高濃度にドープされたＰ型領域の外皮構造が得られる。

これは更に大きなリーク阻止の裕度を与え、コンデンサ
１３−Ｘ−Ｙ間により密な実装を可能にする。

従来の共通的！！！厳によれば、拡散蓄積ノード型トレ
ンチコンデンサ園の最小のＩＩＩＩＩは約１ミクロンで
あった。これはリークを閘止するための高い基板ドーピ
ングと高い破壊電圧レベルのための低い基板ドーピング
とのトレードオフによるものであった。計ＷａＸ合成に
よれば、本実施例に示したフィールド板方式によれば、
０．５ミクロンまで接近した実装が可能である。第４１
１ｉ１の配置はコンデンサ内の最小間隙を０．８ミクロ
ンとしている。

位置ぎめ裕度が与えられ、０．６ミクロンのりソグラフ
ィ技術が与えられれば、０．６ミクロンの錫小間隙も達
成できよう、データが示すところによれば、これは受は
入れ可能であり、１．５ｘ、。

２．６ミクロンのセル寸法が連成できる。

第１図の構造はトレンチコンデンサセルを用いているが
、第１１１１に示したフィールド板構造は、第５図に示
したような平面状セルと共にうまく用いることができる
。フィールド板１２Ｂは第１図のフィールド板２８に対
応している。トレンチ中に多結晶シリコンを１１稙させ
る替わりに、基板１１０表向上に、パターン化されたイ
オン注入によって形成された蓄積拡ＩＩ！領域１２２上
にフィールド板が形成される。第５図に示された残りの
構造は、第１図で参照番号に１００を付加した構造に対
応し、同じ技術を用いて形成される。こうして、平向状
コンデンサを用いた、フィールド板に対するビットライ
ンコンタクトと堀領域との自己整合技術が得られる。

第６図は、第５図の記憶セルの電気的動作を示す模式的
電気回路図である。

第７図は、第５１１の記憶セルの選ばれたＩＩ造の平Ｉ
Ｉｉ図であり、それは第３１肉の＆！面構造に対応して
いる。このように、！１′ｔ１技術における自己整合技
術造はトレンチコンデンサの利用に限定されるわけでは
なく、その他の蓄積コンデンサ技術や他の回路構造にも
うまく利用できる。例えば、フィールド板１２８とワー
ドライン１４０の表面上に、コンデンサ１２２に隣接し
たソース領域から延びる形で積層コンデンサ構造を形成
することができる。

第８１１Ｉは、多結晶の両電極を持つコンデンサを含む
本発明の別の実施例の側面模式図である。ワードライン
２６０は、転送トランジスタ２１１を構成するソース／
ド、レイン２６８１１の伝導を訓御する。ソース／ドレ
イン２６Ｂとコンタクト拡散領域２４ＢはどちらもＮ型
拡散領域であり、すなわち導電性要秦を構成している。

ピツトライン２７２１！由で、転送トランジスタ２１１
を通してコンタクト点２４８へデータが与えられると、
多結晶シリコンプラグ２４６を通して蓄積電極板２２８
へ電流が流れる。蓄積電極板２２８は、蓄積電極板２２
８とフィールド板２３Ｂとの間に誘電体を含んでコンテ
・ンサを構成する。

第９図は、第８図のＤＲＡＭセルの電気的動作を示す模
式的電気回路図である。第８図の部品に対応して、同じ
参照ｍ１号が第９内の対応する部品に付けられている。

第１００図から第１００Ｉｌは、第８図に示した記憶セ
ルを作製するための製造工程を示す。蓼板２１０は約０
．９オームセンチメートルの伝導度にＰｌドー１された
単結晶シリコン基板である。

基板２１０の表面上に、酸素雰囲気中での熱酸化によっ
て、約９５０℃、約５０９＠で約３５０オングストロー
ムの厚さの二酸化シリコンを得ることによって、二酸化
シリコン１１１２１２が形成される。低圧ｃｖｏ＠によ
って、約１．３００オンゲストロ−ムの厚さに窒化シリ
コン１１２１４が形成される。二酸化シリコンＩ１２１
６はＣＶＤａによって厚さ約５．０００オングストロー
ムにｍ１積され、硬化された二酸化シリコンであり、第
１００図に示されたトレンチ２１８と２２０のエッヂン
グ用マスクとなる。次に、二酸化シリコン層２１６の表
向上にフォトレジストパターン（図示されていない）が
形成され、第１００図に示された開口２１８と２２０を
得るための、二酸化シリコン１１２１６、窒化シリコン
１１２１４、及び二酸化シリコン１１２１２のエッチン
グに用いられる。

トレンチ２１８と２２０は、既に前に引用したＤｏｕｇ
ｌａｓ等によりて述べられたエッチング法を用いて、基
板２１０中に形成される。次に、蒸気雰囲気における熱
酸化を用いて、約９００℃、約１０分調で２５０オング
ストロームの厚さの薄い二酸化シリコン層を、トレンチ
２１８と２２０の壁上に形成する。次に、シラン中で、
二酸化シリコン層の表向上に約７５０オングストローム
の厚さの二酸化シリコン層が堆積されて、第１０８図に
示された合成二酸化シリコン１１２２２が得られる。

次に、Ｆｔ４Ｗ！Ｉドープの多結晶シリコン１１２２４
が、ＣＶＤ２＆ｉＣＪ：ｚＴ、約１．０００オンゲスト
０−ムの厚さに堆積される。次に、ＣＶＤ法によって、
約５００オンゲスト０−ムの厚さのＴＥＯＳ二酸化シリ
］ンｌ１２２６＃ｊｉｌｉａｔＬ６．　次に：、約１０
゜０００オングストロームの厚さのフォトレジスト１１
２２９が堆積されて、第１０８１１１の構造が得られる
。次に、フォトレジスト１１２２９をマスクなしで全面
、光に露光させる。この露光の波長、強度、ｓｕｉは、
フォトレジスト２２９の最上層は露光されるが、トレン
チ２１８と２２０内のフォトレジスト震２２９ａ１分は
露光されない程度に選ばれる。次に、露光されたフォト
レジストは通常の現ａｔ＆によって除去され、第１０Ｃ
図に示すようなフォトレジスト属の残りの部分が得られ
る。

次に、Ｃ２Ｆ６７ＣＨＦ３プラズマを用いて、二酸化シ
リコン層２２６をエッチする。次に、ＳＦ６プラズマを
用いて多結晶シリコン１１２２４をエッチする。多結晶
シリコンＭ２２４の残りの部分は第１００図に示すよう
な多結晶シリコン板２２８と多結晶シリコン板２３０を
形成する。次に、フォトレジスト２２９と二酸化シリコ
ンＷ２２６の残りの部分がウェットエッチング技術を用
いて除去され、第１０Ｅａ１ｌの構造が得られる。次に
、低圧ＣＶＤ法を用いて、窒化シリコン層が堆積され、
第１００図に示された窒化シリコン層２３２が得られる
。次に、約６．０００オングストロームの厚さの多結晶
シリコン層が堆積され、第１０ＧＩ！ｌに示されたよう
にトレンチ２１８と２２０を完全に充填する。ＩＩＩＯ
Ｈ図に関して述べるように、多結晶シリコンＪ１２３８
はエッチングの後、フィールド板を形成する。

次に、第１００図に示すように、多結晶シリコン１１２
３Ｂの表向上にフォトレジスト１１１２３９が堆積され
、パターン加工される。異方性と等方性の両エッチを組
み合わせて、多結晶シリコンｌｌＩ２３８をエッチする
ことにより、傾斜した側面を臀、第１０ＨＩＩＩの構造
を得る。次に、窒化シリコン層２３２、二酸化シリコン
Ｍ２２２、窒化シリコン層２１４を、ＣＦ　　／ＣＨＦ
３プラズマ中での反応性イオンエッチング等の異方性エ
ッチングを用いて、除去する。こうして第１００図の構
造が得られる。

次に、第１００図の構ＴＩ（対して、フッ酸中のウェッ
ト化学エッチングのような等方性二酸化シリコンエッチ
を施し、二酸化シリコン層２２１の最上部分を除去し、
基板２１０と板２２８．２３０との−の二酸化シリコン
層２２１の部分を除去して、第１０１ｖ４に示されたよ
うな開口２４０を得る。次に、通常のフォトレジスト除
去技術を用いて、フォトレジストｌＩｉ２３９が除去さ
れる。

次に、第１０１１１の構造の上に多結晶シリコン１１２
４２が１１１４され、第１ＯＪ図に示されたように、開
口２４０を覆い、充填してしまう薄い多結晶シリコン層
が形成される。次に、第１ＯＪ図の構造に対して、四フ
フ化炭素プラズマのような等方性エッチを施し、多結晶
シリコン１１１２４２の最上部分を除去４−る。

多結晶シリコンｌｌＩ２４２のｒｊａ０２４０中の部分
は、第１０に図に示すように、多結晶シリコンプラグ２
４６を形成する。ドーパント原子は蓄積電極板２２８．
２３０から拡散して拡散領域２４８を形成する。拡散領
域２４８から板２２８．２３０へのコンタクトを形成す
るこの方法は、本発明の譲受人へ譲渡され、ここに参考
のために引用する、同時出願の米国特許出願第１２２．
６０４号中に述べられている。結果の構造は、次に、熱
酸化され、第１０に図に示されたような二酸化シリコン
１１２４４が得られる。別の実施例においては、この工
程において窒化シリコン層２１４と二酸化シリコン１１
１２１２は残存し、多結晶シリコンｗ！１２３８の酸化
時にｉｎｉ域を保護する酸化マスクとして使用される。

次に、窒化シリコン１１２１４と二酸化シリコン層２１
２は除去され、第２の熱酸化工程を用いて、堀上に二酸
化シリコンＷ２４４の一部が形成される。この工程は二
酸化シリコン層２４４の二つの部分の相対的な厚さの大
幅な１４ｍを可能にする。

次に、第１０に図の構造上に約１．０００オングストロ
ームの厚さの窒化シリコン層（図示されていない）が形
成され、異方性エッチされて、第１０Ｌ図に示した窒化
シリコン側向１１２５０を得る。窒化シリコン側面１１
２５０Ｌｔ板２３２の角における封止の働きを持ら、以
後の導電性層の堆積とエッチングの間に、二量化シリコ
ン１１２４４の側面に導電性細片が形成されるのを阻止
することを助ける。

次に、第１０ＬＩ！ｌの構造の表面上に約５．００Ｏオ
ンゲスト０−ムの厚さに多結晶シリコンＷ２５２が形成
される。この多結晶シリコン１１１２５２は堆ｍ時に、
約０−００５Ｊ−ムセンチメートルの伝導度（ドープさ
れる。次に、多結晶シリコンｌＦ１２５２の表向上に約
２，５００オングストロームの厚さにＴＥＯＳ二酸化シ
リコン層２５４が形成される。次に、パターン化された
フォトレジスト１１１Ｊ（図示されていない）を用いて
、多結晶シリコンｌｌＩＩ２５２と二酸化シリコン１１
２５４をエッチして、第１ＯＮ図のようにワードライン
２５６゜２５８．２６０，２６２．２６４が形成される
。

第１００図は、結果の構造を示す平面図でありて、基板
２１０中の１１領域を示している。開口がトレンチ２１
８．２２０の中に形成されたコンデンサの表面上まで広
がっていることに注意されたい。この重なりが位置合わ
せ誤差を許容し、例えば、トレンチ２１８とワードライ
ン２６０との間に付加的な位置合わせ中門がなくても、
結果のトランジスタの最適な配隨を許容する。トレンチ
２１８とワードライン２６０との間に位置合わせ用の空
調が必要でないことから、付加的な拡散も不要であり、
ワードライン２６０とトレンチ２１８との間に絶対的な
最小間隔が得られる。

第１ＯＮ図の構造信、次に、約６０キロエレクトロンボ
ルトエネルギーで、単位平方センチメートル当たり約４
×１０１３のイオンドーズの、燐または砒素のイオン注
入がｍされる。これによって、第１０Ｐ図に示すように
、低濃度にドープされたソース／ドレイン領域２６６が
形成される。次に、ＣＶＤ法を用いて約１，５００オン
グストロームの厚さに二酸化シリコン層がＮＩＩｉされ
、異方性エッチングによってエッチされて、第１０Ｑ図
に示すような二酸化シリコン側向ｍ２６７が形成される
。第１０Ｑ図の構造は、次に、約１５０キロエレクトロ
ンボルトのエネルギーで、単位平方センチメートル当た
り約３Ｘ１０１５のイオンドーズで砒素イオンの注入が
施される。あるいはこれと違って、低濃度のドーピング
を省略して、側面酸化層の形成の後に、約１５０キロエ
レクトロンボルトのエネルギーで、単位平方センチメー
トル当たり約３×１０　のドーズの砒素イオンの注入と
、約８５キロエレクトロンボルトのエネルギーで、単位
平方センチメートル当たり約４Ｘ１０１４のドーズの燭
イオンの注入とを組み合わせた二重注入を用いてもよい
。シリコン中での＊ｍ子の拡散が大きいために、ソース
／ドレイン領域２６８を取り囲んで低濃度にドープされ
たドレイン領域が形成され、従って、第１０Ｑ図に示す
ように低濃度にドープされた領域２６６に：Ｉ？わるも
のが得られる。

堀の開口がコンデンサ領域と重なるため、第８図に示さ
れたように、ワードライン２６０と拡散Ｉｍｉ１２４８
との間のソース／ドレイン領域２６８は、トランジスタ
２１１に対して導電性ＩＩ統を与える。位置合わｔ！ｆ
ｌｉ差があっても、ドープされた領域２４８をソース／
ドレイン領域とするトランジスタが、このように形成さ
れ、バス・トランジスタとして機能する。この構造は位
置合わせＷＡ差を許容し、従ってワードライン２１６と
コンデンサ２１３との囚に位置ぎめ裕度は省略される。

次に、約２．０００オングストロームの厚さにホウ素・
燐ドープ二酸化シリコンがＮ＆積される。

この層は高密度化されずに留まり、二酸化シリコン１１
２７０の表面上にレジス士パターン（図示されていない
）が形成される。次に、二酸化シリコン■２７０が１０
％のフッ酸溶液中で、約１５秒問エッチされる。ソース
／ドレイン拡散領域２６８上の二酸化シリコンＷ２５１
を除去するために、四フフ化炭素を用いた、すばやい反
応性イオンエッチが用いられる。次に、多結晶シリコン
１１２７２が約３．５００オンゲスト０−ムの厚さに堆
積され、単位平方センチメートル当たり約４０オームの
伝導度を持つように、堆積時に同時にドープされる。Ｔ
ＥＯＳ二酸化シリコンＷＲ２３４と側面二酸化シリコン
ｌｆ２６７は１０％のフッ酸溶液に耐性があるので、多
結晶シリコン１１２７２のコンタクトはワードライン２
６２．２６０に揃っており、自動的に自己整合される。

このように、ソース／ドレイン拡散領域２６８へのビッ
トラインコンタクト２７１の形成には、位置きめ裕度が
不要である。位置ぎめ密度が不要であるので、より密度
の高い配列が形成できる。

第１１Ｉ１Ｍは、第８ｔｊ！ｌの記憶セルを用いた記憶
配列の平向図である。第１１図の配置は、第９図のそれ
に似ており、同様な自己整合技術と、ｍｓ域とコンデン
サ領域との重なりを用いているため、最適実装密度を与
える同様な配置が得られる。従って、第１１図に示した
ような記憶セル２７４は０．１ミクロンの位置きめ裕度
で０．６ミクロンルールを用いて、１．５Ｘ２．６ミク
ロンの面積を占めるように形成することができる。

ここに、本発明の特定の実施例について述べてきたが、
それらは本発明のｗｔ、ｍをそれ＆：ｌＩ！定するもの
ではない。本明ｉ＋ｉｉａ：を参考にすることで、当業
者にはその他の実施例が可能であることは明かであろう
、例えば、本実施例では、単結晶シリコンを用いている
が、ガリウム砒集等、その他の半導体材料を用いてもよ
い、更に、ここに用いられたａｉ技術はＤＲＡＭセルの
ａ造、に閤して述べられているが、ここに用いられる技
術はその他の集ｍ回路構造に対しても広く利用できるも
のである。

例えば、フィールド板分離方式１自己整合トランジスタ
を形成することは、他の装置構造に対しても広く応用で
きるものである。本発明は、初めに示した、特許請求の
範囲によってのみ制限される。

以上の説明に関して更に以下の項を開示する。

１１）　　Ｄ　ＲＡ　Ｍセルを作製するための方法であ
って、基板中にトレンチを形成すること、 前記トレンチの表面上に第１の絶縁層を形成すること、 前記第１の絶縁層の上に第１の導電性調を形成すること
、 前記第１の導電性層の上に第２の絶ａｍを形成すること
、 前記第２の絶Ｉｉｌｌの上に第２の導電性層を形成する
こと、 前Ｖ！基板と前記第１の導電性層との間の前記第１の絶
縁層の部分を除去することによって、空洞を形成するこ
と、 前記空洞を１１１Ｍ性材料で充填すること、前記トレン
チに隣接した、前記基板表面上にトランジスタを形成す
ることであって、前記トランジスタの一つのソース／ド
レインが前記ｓＩｌ性材料と電気的に接続されている、
工程、 を含む、方法。

０　第（１洛方法であって、前記−つのソース／ドレイ
ンへの前記１ｍ性接続が、前記第１の導電性層から前記
導電性材料を経由して前記基板へドーパントを拡散させ
ることによって部分的に形成されており、それによって
、前記基板中に拡ｒＩｉ領域層が、二酸化シリコン、窒
化シリコン、及び酸化タンタルを含む材料のうちから選
ばれた一つまた電性層が、多結晶シリコン、タングステ
ン、及びチタンを含む材料群のうちから選ばれた一つま
たは組み合わせである、方法。

基板中に前記トレンチを形成すること、前　　レンチの
表面へドーパント原子を導入し　て、ドー　された蓄ｍ
領域を形成すること、前記トレ　チの表面上に絶縁層を
形成すること、前記トレン　　残りの部分を導電性材料
で充填することであり　　前＆！導電性材料が前記導電
性層と電気的に接触し　いる、工程、 の工程を用いて形成さ　る、方法。

（１）　　第（５）項の方法で　って、前記コンデンサ
が、 前記基板中前記トレンチを形　１ること、前記トレンチ
の表面上に第１の　職層を形成すること、 前記第１の絶縁層上に第１の導電性　　形成すること、 前記基板中に形成されたドープ領域から前　第一　　ソ
ース／ドレインを有するトランジスタ、を含み、 隣接する　　セルのトレンチが、トレンチの表面から０
．５な　　１、θミクロンの最小ＩｉｌＩを有するよう
になった、 配列。

（２６）　　第（２５）項の配列であり　　前記基板が
シリコンである、配列。

（２１）　　第（２５）項の配列であって、前記　　が
ドープされたＰ型であり、前記拡散領域がドー　　れ（
６）　本発明のここに述べた実施例によれば、Ｄ　ＲＡ
　Ｍセルのａｍとす造方抹が得られる。第１の実施例に
おいては、基板中に形成されたトレンチの外側表面上の
拡散領域をｔａｌのＮ極とし、トレンチの内部に形成さ
れた１１Ｍ性領域を第２の電極とする、トレンチコンデ
ンサを備えたＤＲＡＭセルが作製される。転送トランジ
スタのための自己整合ｉ！頼城を含むフィールド板分離
構造を用いて、転送トランジスタが形成される。１１領
域はコンデンサ領域と少しの重なりを有し、許容される
位置合わせ誤差裕度は増大し、ＤＲＡＭセルの配置に持
ち込まれる位置合わせ誤差裕度要求を見込んでいる。フ
ィールド板それ自体は、エッチされそれ以後に集積回路
上に形成される導電性領域から導電性細片が形成される
のを回避するように、傾斜した側面を有している。二つ
の記憶セル間に自己整合ビットラインコンタクトを使用
することによって、ビットラインコンタクトと記憶セル
の転送トランジスタのゲートとの間の位置きめ裕度が不
要になる。

本発明の別の実施例においては、フィールド板分離方式
を用いた平面状コンデンサが使用され、フィールド板に
対し工自己整合された転送トランジスタｌｉＩＩＩ域が
含まれている。この構造はコンデンサとトランジスタと
の閤の位置きめ裕度を不要とし、トランジスタとコンデ
ンサとの間に必要な空間をなくしている。更に、二つの
隣接する転送トランジスタのドレインとビットラインと
の閤の自己整合技術によって、ピットラインコンタクト
と転送トランジスタとの藺の数多くの位置きめ裕度が不
要となる。

本発明の別の実施例においては、蓄積コンデンサのよう
にトレンチの内部に形成された二つの導電性電極板を用
いた記憶セルが作製される。転送トランジスタを含む堀
の自己整合を許容するフィールド板分離方式を用いるこ
とによって、１１１１域とソース／ドレイン拡散領域と
の間の位置きめ裕度が不要となる。更に、フィールド板
上の傾斜した側面によってそれ以後にフィールド板に対
してｍｒｓされる導電性層によってＳ電性細片が形成さ
れるのを避けることができる。転送トランジスタとコン
デンサとの間の自己整合技術は、転送トランジスタと蓄
積コンデンサとの間の数多くの位置ぎめ裕度を不要にす
るために使用される。自己整合ビットラインコンタクト
技術は二つの隣接する転送トランジスターに用いられて
、ビットラインコンタクトと転送トランジスタとの岡の
数多くの位置きめ裕度を不要にする。

更に、二つの異なる＠料を用いた側面絶縁体技術は、そ
れらが互いに選択的にエッチされていてよいが、側面絶
縁■を形成するためのより非破壊的な製造技術を提供し
、側向絶Ｒ馬の形成時に基板表向を保護するためにゲー
ト絶縁体層を利用することを許容する。

【図面の簡単な説明】

第１図は、本発明の一つの実施例であるダイナミック・
ランダム・アクセス・メモり（ＤＲＡＭ）セルの偏向模
式図である。 第２９１Ｉは、第１図のＤＲＡＭセルの電気的動作を示
す、模式的電気０１１ＩＩである。 第３ＡＩＩから第３Ｍ図は、第１図のＤＲＡＭセルを作
製するために必要な［造工程を示す模式的工程図であっ
て、第３１図以外は側面模式図であり、第３１図は平向
模式図である。 １１４図は、第１図に関しで述べられるＤＲＡＭセルを
含むメモり配列の模式的平面図である。 第５図は、本発明の一つの実施例である平向状蓄積コン
デンサを備えたＤＲＡＭセルの側面模式第６図は、第５
図のＤＲＡＭセルの電気的特性を示す、模式的電気回路
図である。 第７図は、第５１１に示されたセルの配置を示す平面図
である。 第８図は、本発明の別の実施例を示す側面模式第９図は
、第８図の実施例の電気的動作を示す、模式的電気回路
図である。 式的工程図であって、第１００＠以外は側面模式図であ
り、第１００図は平面模式図である。 第１１図は、１１８１１に示す実施例のような記憶セル
の配列の平向模式図である。 「参照番号」 １０・・・基板 １１−・−転送トランジスタ １２・・・二酸化シリコン層 １３・・・蓄積コンデンサ １４−・・窒化シリコン■ １ロー・・二酸化シリコン層 １８．２０−ｔ−レンチ（開口》 ２２−・・蓄積ノード ２４−・・蓄積拡散領域 ２　ロー・・コンデンサ誘電体 ２　フー・・二酸化シリコン層 ２８−・・フィールド板 ３０−・・フォトレジスト層 ３４−・・多結晶シリコン騎 ３２−・・二酸化シリコン層 ３６．３８−・・ワードライン ４０・−ゲート（ワードライン》 ４２−・・ワードライン ４４−・・ゲート（ワードライン》 ４６　＝−二酸化シリコン震 ５０−一・ソース／ドレイン領域 ５２−・・窒化シリコン震 ５４−−・窒化物層 ５６・・・ソース／ドレイン領域 ５８−・・ドレイン領域 ６０−・・二酸化シリコン層 ６２−・・多結晶シリコン層 ６４・・−二酸化シリコン磨 ６６・・・ビットライン ８８−・・記憶セル フ０・・・コンタクト点（開口》 １１０−・・基板 １２２−・・コンデンサ １２８−・・フィールド板 １４０・・・ワードライン ２１０−・・基板 ２１１・・・転送トランジスタ ２１２−・・二酸化シリコン層 ２１３−・・コンデンサ ２１４−・・窒化シリコン層 ２１　ロー・・二酸化シリコン層 ２１８．２２０−・・トレンチ ２２１−・・二酸化シリコン層 ２２２−・・二酸化シリコン層 ２２４−・・多結晶シリコン層 ２２　ローＴ　Ｅ　ＯＳ二酸化シリコン層２２８−・・
多結晶シリコン板（蓄積電極板）２２９−・・フォトレ
ジスト層 ２３０−＝多結晶シリコン板（蓄積電極板）２３２・・
・誘電体、窒化シリコン層 ２３４−ＴＥＯＳ二酸化シリコン層 ２３８−フィールド板（多結晶シリコン層）２３９−・
・フォトレジスト層 ２４０−・・開口 ２４２−・・多結晶シリコン層 ２４４−・・二酸化シリコン層 ２４　ロー−・多結晶シリコンプラグ ２４８−・・コンタクト拡散領域 ２５０−・・窒化シリコン層 ２５１−・・二酸化シリコン層 ２５２−・・多結晶シリコン層 ２５４・・−ＴＥＯＳ二酸化シリコン層２５６．２５８
，２６０，２６２．２６４−・・ワードライン ２６６・・・ソース／ドレイン領域 ２６　フー・・二酸化シリコン層 ２６８−・・コンタクト拡散領域 ２　フ　０−・・二酸化シリコン層 ２　フ　１−・・ピットラインコンタクト２　フ　２−
・・ピットライン（多結晶シリコン層）２７４・・・記
憶セル

Claims (1)

【特許請求の範囲】
1. （１）ＤＲＡＭセルを作製するための方法であって、基
   板中にトレンチを形成すること、 前記トレンチの表面上に第１の絶縁層を形成すること、 前記第１の絶縁層の上に第１の導電性層を形成すること
   、 前記第１の導電性層の上に第２の絶縁層を形成すること
   、 前記第２の絶縁層の上に第２の導電性層を形成すること
   、 前記基板と前記第１の導電性層との間の前記第１の絶縁
   層の部分を除去することによつて、空洞（Ｃａｖｉｔｙ
   ）を形成すること、 前記空洞を導電性材料で充填すること、 前記トレンチに隣接した前記基板表面上にトランジスタ
   を形成することであって、前記トランジスタの一つのソ
   ース／ドレインが前記導電性材料と電気的に接続されて
   いる、工程、 を含む、方法。