JPH03149852A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03149852A JPH03149852A JP1289116A JP28911689A JPH03149852A JP H03149852 A JPH03149852 A JP H03149852A JP 1289116 A JP1289116 A JP 1289116A JP 28911689 A JP28911689 A JP 28911689A JP H03149852 A JPH03149852 A JP H03149852A
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- JP
- Japan
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000001514 detection method Methods 0.000 claims abstract description 16
- 230000014759 maintenance of location Effects 0.000 abstract 5
- 230000000717 retained effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 13
- 239000003990 capacitor Substances 0.000 description 3
- 244000223014 Syzygium aromaticum Species 0.000 description 1
- 235000016639 Syzygium aromaticum Nutrition 0.000 description 1
- 238000003708 edge detection Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 235000013305 food Nutrition 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕 −
ワイヤボンディング等によって品種を切り換える半導体
集積回路に関し、 貫通電流を少なくして電力消費を抑えることを目的とし
、 高インピーダンス状態あるいは所定の論理レベル状態の
一方の状態を取り得る入力パッドと、電源投入を検出す
る検出手段と、前記入力パッドまたは該入力パッドに接
続するノードと電源線との間に介在して電源投入初期に
両者を接続する接続手段と、前記入力パッドまたはノー
ドの電位を保持する保持手段と、を備え、保持手段の保
持電位に従って内部機能の切り換えを行うように構成し
ている。
集積回路に関し、 貫通電流を少なくして電力消費を抑えることを目的とし
、 高インピーダンス状態あるいは所定の論理レベル状態の
一方の状態を取り得る入力パッドと、電源投入を検出す
る検出手段と、前記入力パッドまたは該入力パッドに接
続するノードと電源線との間に介在して電源投入初期に
両者を接続する接続手段と、前記入力パッドまたはノー
ドの電位を保持する保持手段と、を備え、保持手段の保
持電位に従って内部機能の切り換えを行うように構成し
ている。
本発明は、半導体集積回路に関し、特に、ワイヤボンデ
ィング等によって品種を切り換えるタイプの半導体集積
回路に関する。
ィング等によって品種を切り換えるタイプの半導体集積
回路に関する。
近年、１つのマスクを用いていくつかの品種に共通す志
チフプを作ることが行われている、”チらプ寒成後に特
定の機能回路全選択し、機能回路上のバットとＨレベル
またはＬレベル電源線との間をワイヤボンディングする
ことにより、ＩＣの品種を切り換えることができる。い
くつかの品種のＩｃで、マスクや一部工程の共有化が図
られご製造コストを低減できる。
チフプを作ることが行われている、”チらプ寒成後に特
定の機能回路全選択し、機能回路上のバットとＨレベル
またはＬレベル電源線との間をワイヤボンディングする
ことにより、ＩＣの品種を切り換えることができる。い
くつかの品種のＩｃで、マスクや一部工程の共有化が図
られご製造コストを低減できる。
第９図ｉこの種の半導体集積回路の要部を示す図である
。ｌは浮遊状態あるいはワイヤボンディング２によるＬ
論理状態のｉれか一方の状態を取り得る入力パッド、３
は１１論理レベルに相当する電源＆ｉ（Ｖｃｃ）と人力
パッド１との間に挿入された抵抗素子である。
。ｌは浮遊状態あるいはワイヤボンディング２によるＬ
論理状態のｉれか一方の状態を取り得る入力パッド、３
は１１論理レベルに相当する電源＆ｉ（Ｖｃｃ）と人力
パッド１との間に挿入された抵抗素子である。
人カパフードｌを浮遊状態にすれば選択信号φが！１論
理レベル（Ｖｃｃ）となり、またワイヤボンディング２
すれば選択信号φがＬ論理レベル（Ｖ ｓｓ）となる。
理レベル（Ｖｃｃ）となり、またワイヤボンディング２
すれば選択信号φがＬ論理レベル（Ｖ ｓｓ）となる。
この選択信号φを用いて内部機能回路４ｆｉｌｌ択／非
選択することで、ＩＣの品種を切り換えることができる
。
選択することで、ＩＣの品種を切り換えることができる
。
しかしながら、このような従来の半導体集積回路にあっ
ては、人力パッドｌと■。との間に抵抗３を介在させて
いたため、入力パッドｌをＶＳＳに接続した場合には、
抵抗３およびワイヤボンディング２を介して図中ｉで示
す貫通電流が流れ、電力消費が大きいといろた問題点が
あった。
ては、人力パッドｌと■。との間に抵抗３を介在させて
いたため、入力パッドｌをＶＳＳに接続した場合には、
抵抗３およびワイヤボンディング２を介して図中ｉで示
す貫通電流が流れ、電力消費が大きいといろた問題点が
あった。
そこで、本発明は、貫通電流を少なくして電力消費を抑
えた半導体集積回路を提供することを目的としている。
えた半導体集積回路を提供することを目的としている。
本発明は、上記目的を達成するため、その原理構成図を
第１図に示すように、高インピーダンス状態あるいは所
定の論理レベル状態の一方の状態を取り得る入力パッド
と、電源投入を検出する検出手段と、前記入力パッドま
たは該入力パッドに接続するノードと電源線との間に介
在して電源投入初期に両者を接続する接続手段と、前記
人力パッドまたはノードの電位を保持する保持手段と、
を備え、保持手段の保持電位に従って内部−能の切り換
えを行うように構成している。
第１図に示すように、高インピーダンス状態あるいは所
定の論理レベル状態の一方の状態を取り得る入力パッド
と、電源投入を検出する検出手段と、前記入力パッドま
たは該入力パッドに接続するノードと電源線との間に介
在して電源投入初期に両者を接続する接続手段と、前記
人力パッドまたはノードの電位を保持する保持手段と、
を備え、保持手段の保持電位に従って内部−能の切り換
えを行うように構成している。
〔作用Ｊ
本発明では、電源投入初期に、人力パッド（あ茗いはノ
ード）と電源線との間が一時的に接続される。そして、
入力パッドが高インピーダンス状態であれば上記電源線
の電位が保持手段に保持され、または、入力パッドが所
定の論理レベル状態であればこの所定の論理ムベルの電
位が保持手段に保持される。
ード）と電源線との間が一時的に接続される。そして、
入力パッドが高インピーダンス状態であれば上記電源線
の電位が保持手段に保持され、または、入力パッドが所
定の論理レベル状態であればこの所定の論理ムベルの電
位が保持手段に保持される。
これにより、入力パッドを所定の論理レベル状態にした
ときの貫通電流が電源投入初期の一時的なものとなり、
消費電力の低減が図られる。
ときの貫通電流が電源投入初期の一時的なものとなり、
消費電力の低減が図られる。
以下、本発明を図面に基づいて説明する。
第２〜５図は本発明に係る半導体集積回路の第１実施例
を示す図である。
を示す図である。
第２図において、１０は人力パッド、１１は検出手段、
１２は接続手段、１３は保持手段であり、人力パッド１
６は高インピーンンス状Ｉｍ（浮遊状態ともいう）また
はワイヤボンディング１４による所定の論理レベル状態
（便宜的にしレベル状態とする）の何れか一方の状態を
取外得る。検出手段１１は電源投入を検出して投入直後
から所定時間（ｔ４）の間例えばＬレベルを持続する検
出信号ＳＴＴを出力する。接続手段１２は高電位側電源
線ＶＣｔと人力パッド１０あるいは入力パッド１０に接
続するノードＮ、との間にｐチャネルＭＯＳ）ランジス
タＴ□および抵抗Ｒ，−を直列接続して構成し、「Ｔτ
がＬレベルの間すなわち電源投入直後から時間を。
１２は接続手段、１３は保持手段であり、人力パッド１
６は高インピーンンス状Ｉｍ（浮遊状態ともいう）また
はワイヤボンディング１４による所定の論理レベル状態
（便宜的にしレベル状態とする）の何れか一方の状態を
取外得る。検出手段１１は電源投入を検出して投入直後
から所定時間（ｔ４）の間例えばＬレベルを持続する検
出信号ＳＴＴを出力する。接続手段１２は高電位側電源
線ＶＣｔと人力パッド１０あるいは入力パッド１０に接
続するノードＮ、との間にｐチャネルＭＯＳ）ランジス
タＴ□および抵抗Ｒ，−を直列接続して構成し、「Ｔτ
がＬレベルの間すなわち電源投入直後から時間を。
の間、さらに言い換えれば電源投入初期に、ＶＣＣとＮ
１との間を接続する。
１との間を接続する。
保持手段１３はＶＣＣとＮ、との間にｐチャネルＭＯＳ
Ｉ−ランジスタＴＦ、を設けるとともに、入力側をＮ、
に接続した２つのシリーズ接続のインバータゲ−１−Ｇ
、、Ｇ、を有し、Ｇ、 、Ｇｔ間のノードＮ、をＴ２．
のゲートに接続し、Ｇ、の出力から選択１３号φを取り
出して構成する。
Ｉ−ランジスタＴＦ、を設けるとともに、入力側をＮ、
に接続した２つのシリーズ接続のインバータゲ−１−Ｇ
、、Ｇ、を有し、Ｇ、 、Ｇｔ間のノードＮ、をＴ２．
のゲートに接続し、Ｇ、の出力から選択１３号φを取り
出して構成する。
第３図は検出手段１１の具体例を示す図で、検出手段１
１は、例えば半審体メモり（ＤＲＡＭ）であれば、ＲＡ
Ｓ等のコントロール信号の立下りを検出するエッヂ検出
回路１１ａと、電源投入直後の百ＴＴの論理レベルをＬ
レベルに初期設定するとともにＵＫＫの立下リエッヂの
タイミングでＳＴＴをＨレベルにセットするレベルセン
ト回路ｌｌｂと、を有し、電源投入直後からＲＡＳの立
下りまでの間（この間がｔ４となる）、「ｆ〒をＬレベ
ルに設定して出力する。なお、図中０３〜Ｇ７はインバ
ータゲート、Ｃ８はナントゲート、Ｔ０〜ｒｒｓはｐチ
ャネルＭＯＳ）ランジスタ、ｒｓ＋〜ＴＮ、はｎチャネ
ルＭＯＳトランジスタ、Ｃは容量である。
１は、例えば半審体メモり（ＤＲＡＭ）であれば、ＲＡ
Ｓ等のコントロール信号の立下りを検出するエッヂ検出
回路１１ａと、電源投入直後の百ＴＴの論理レベルをＬ
レベルに初期設定するとともにＵＫＫの立下リエッヂの
タイミングでＳＴＴをＨレベルにセットするレベルセン
ト回路ｌｌｂと、を有し、電源投入直後からＲＡＳの立
下りまでの間（この間がｔ４となる）、「ｆ〒をＬレベ
ルに設定して出力する。なお、図中０３〜Ｇ７はインバ
ータゲート、Ｃ８はナントゲート、Ｔ０〜ｒｒｓはｐチ
ャネルＭＯＳ）ランジスタ、ｒｓ＋〜ＴＮ、はｎチャネ
ルＭＯＳトランジスタ、Ｃは容量である。
このような構成において、入力パッドＩＯを浮遊状態に
した場合の動作を第４図のタイミングチャートに従って
説明する。まず、電源投入によってＶＣＣが立上ると丁
子ＴがＬレベルに初期設定され、このＳＴ〒＝Ｌによっ
て接続手段１２のＴ□がオンし、ノードＮａおよびノー
ドＮＣ（Ｔ□とＲ，の接続点ノード）の電位がｖｃｃと
共に立上っていく。
した場合の動作を第４図のタイミングチャートに従って
説明する。まず、電源投入によってＶＣＣが立上ると丁
子ＴがＬレベルに初期設定され、このＳＴ〒＝Ｌによっ
て接続手段１２のＴ□がオンし、ノードＮａおよびノー
ドＮＣ（Ｔ□とＲ，の接続点ノード）の電位がｖｃｃと
共に立上っていく。
ＮＡの電位上昇が６１のしきい値を越えるとノードＮ、
がＬレベルに変化し、これにより、保持手段１３のｒｒ
ｚがオンし、ＴＰｔを介してＮ、がｖｃＣに接続される
。その後、ｔ４を経過してＳＴＴが■ルベルに変化する
と接続手段１２のＴ、がオフし、ノードＮ、はＴｒｚの
みによってＶＣＣに接続されることになる。すなわち、
（Ｎａ＝Ｈレベル）−（，Ｎ ｓ ＝Ｌレベル）→Ｔ、
□オンとなり、ＮＡのＨレベル状態が保持され、φはＮ
、と同じ［ルベルで出力され続ける。
がＬレベルに変化し、これにより、保持手段１３のｒｒ
ｚがオンし、ＴＰｔを介してＮ、がｖｃＣに接続される
。その後、ｔ４を経過してＳＴＴが■ルベルに変化する
と接続手段１２のＴ、がオフし、ノードＮ、はＴｒｚの
みによってＶＣＣに接続されることになる。すなわち、
（Ｎａ＝Ｈレベル）−（，Ｎ ｓ ＝Ｌレベル）→Ｔ、
□オンとなり、ＮＡのＨレベル状態が保持され、φはＮ
、と同じ［ルベルで出力され続ける。
一方、入力パッドｌＯを所定の論理レベル状態（例えば
Ｌレベル状Ｂ）にした場合の動作は第５図のタイミング
チャートに示される。すなわち、人カパ７、ト１０をＶ
ＳＳにワイヤポンディングするとノードＮ、がＬレベル
になり、これを反転したＮ■のＩルベルによってＴｏが
オフになる結果、ノードＮＡのレベルがＬレベルに保持
される。したがって、φはＮＡと同じ（Ｌレベルで出力
される。
Ｌレベル状Ｂ）にした場合の動作は第５図のタイミング
チャートに示される。すなわち、人カパ７、ト１０をＶ
ＳＳにワイヤポンディングするとノードＮ、がＬレベル
になり、これを反転したＮ■のＩルベルによってＴｏが
オフになる結果、ノードＮＡのレベルがＬレベルに保持
される。したがって、φはＮＡと同じ（Ｌレベルで出力
される。
ところで、このような場合、入力パッドＩＯがＬレベル
であるからノードＮ、も同じくしレベルとなり、ＳＴＴ
＝Ｌの間ではＴＦＩ、Ｒ１およびワイヤボンディング１
４を介して貫通電流ｉが流れるが、ＳＴＴは電源投入直
後から時間を４を経過すると、すなわち電源投入初期を
経過するとＩ−ルベルに変化してＴ□がオフとなるので
、上記ｉはｔ４以降流れることはない、したがって、貫
通電流ｉを一時的なものにすることができ、消費電力を
抑えることができる。
であるからノードＮ、も同じくしレベルとなり、ＳＴＴ
＝Ｌの間ではＴＦＩ、Ｒ１およびワイヤボンディング１
４を介して貫通電流ｉが流れるが、ＳＴＴは電源投入直
後から時間を４を経過すると、すなわち電源投入初期を
経過するとＩ−ルベルに変化してＴ□がオフとなるので
、上記ｉはｔ４以降流れることはない、したがって、貫
通電流ｉを一時的なものにすることができ、消費電力を
抑えることができる。
第６図は本発明に係る半尋体集積回路の第２実施例を示
す図であり、第１実施例と同一の部分には同一符号を付
す、本実施例では、ｖｃｃとノードＮ４ ′との間にキ
ャパシタＣ２を接続するととも に、要すればノードＮ
、′と入力パッド１０との間に抵抗Ｒ２を接続して構成
し、検出手段と接続手段の両機能をキャパシタＣ２に持
たせるようにしている。なお、Ｒ２は、入力パッドｌＯ
につ（容量をノードＮ、′から見えに（くするためのも
のである。
す図であり、第１実施例と同一の部分には同一符号を付
す、本実施例では、ｖｃｃとノードＮ４ ′との間にキ
ャパシタＣ２を接続するととも に、要すればノードＮ
、′と入力パッド１０との間に抵抗Ｒ２を接続して構成
し、検出手段と接続手段の両機能をキャパシタＣ２に持
たせるようにしている。なお、Ｒ２は、入力パッドｌＯ
につ（容量をノードＮ、′から見えに（くするためのも
のである。
このような構成によれば、入力パッドｌＯを浮遊状態に
すると、第７図に示すようにＮ、′の電位が所定の時定
数でＨレベルに向けて緩徐に立上り、電源投入直後から
所定時間後Ｃｔａに相当）にノードＮ、′がＬレベルに
変化してＴｒｚをオンさせ、上記第１実施例と同様に、
Ｎ。′をＨレベルに保持することができる。
すると、第７図に示すようにＮ、′の電位が所定の時定
数でＨレベルに向けて緩徐に立上り、電源投入直後から
所定時間後Ｃｔａに相当）にノードＮ、′がＬレベルに
変化してＴｒｚをオンさせ、上記第１実施例と同様に、
Ｎ。′をＨレベルに保持することができる。
一方、入力パッドｌＯをＬレベル状態にすると、第８図
に示すように、ＮＡ がＬレベルとなり、電源投入直後
から所定時間後（ｔａに相当）にノードＮ、′がＩルベ
ルに変化してＴＦ２をオフさせ、第１実施例に同様にＮ
、′をＬレベルに保持することができる。また、Ｃ２を
介して一時的な貫通電流ｉが流れるが、Ｃ２をｖＣｃに
充電した後はもはや流れることはなく、消費電力を抑え
ることができる。
に示すように、ＮＡ がＬレベルとなり、電源投入直後
から所定時間後（ｔａに相当）にノードＮ、′がＩルベ
ルに変化してＴＦ２をオフさせ、第１実施例に同様にＮ
、′をＬレベルに保持することができる。また、Ｃ２を
介して一時的な貫通電流ｉが流れるが、Ｃ２をｖＣｃに
充電した後はもはや流れることはなく、消費電力を抑え
ることができる。
なお、第９〜１２図に本発明に係る半導体集積回路の第
３実施例を示すように、ノードＮ、と低電位側電源線（
例えば（１，ＮＤ）との間にｎチャネルＭＯＳ）ランジ
スタＴ□、および抵抗Ｒ２を直列接続するとともに、イ
ンバータゲートＣ，の出力側ノードＮ、と低電位側電源
線との間にｎチャネルＭＯＳ）ランジスタＴ□８を接続
し、上記Ｔ□。
３実施例を示すように、ノードＮ、と低電位側電源線（
例えば（１，ＮＤ）との間にｎチャネルＭＯＳ）ランジ
スタＴ□、および抵抗Ｒ２を直列接続するとともに、イ
ンバータゲートＣ，の出力側ノードＮ、と低電位側電源
線との間にｎチャネルＭＯＳ）ランジスタＴ□８を接続
し、上記Ｔ□。
のゲートにインバータゲー） Ｇ ｘを介して第１実施
例と同様な検出信号ＳＴＴを加えて構成すれば、入力バ
ンド１ＧをＨレベル状態に設定するタイプの品種切り替
え回路にも適用でき、浮遊状態時には第１０図にそのタ
イミングチャートを示すように電源投入直後から所定時
間（ｔ４）内にＮ、がＨレベルとなってＴ、、８をオン
し、Ｎ、をＬレベルに保持して選択信φをＬレベルにす
る一方、■レベル状態時には第１１図にそのタイミング
チ中−トを示すようにＮ、がＨレベル、Ｎ、がＬレベル
となり選択信号φをＨレベルにすることができる。
例と同様な検出信号ＳＴＴを加えて構成すれば、入力バ
ンド１ＧをＨレベル状態に設定するタイプの品種切り替
え回路にも適用でき、浮遊状態時には第１０図にそのタ
イミングチャートを示すように電源投入直後から所定時
間（ｔ４）内にＮ、がＨレベルとなってＴ、、８をオン
し、Ｎ、をＬレベルに保持して選択信φをＬレベルにす
る一方、■レベル状態時には第１１図にそのタイミング
チ中−トを示すようにＮ、がＨレベル、Ｎ、がＬレベル
となり選択信号φをＨレベルにすることができる。
本発明によれば、ワイヤボンディング時の貫通電流を少
なくすることができ、電力消費を抑えた半導体集積回路
を提供できる。
なくすることができ、電力消費を抑えた半導体集積回路
を提供できる。
第１図は本発明の原理構成図、
第２〜５図は本発明に係る半導体集積回路の第１実施例
を示す図であり、 第２図はその構成図、 第３図はその検出手段の具体的構成図、第４図はその入
力パッドを浮遊状態にした場合の動作タイミングチャー
ト、 第５図ばその人カパアドをＬレベル状態にした場合の動
作タイミングチャート、 第６〜８図は本発明に係る半導体集積回路の第２実施例
を示す図であり、 第６図はその構成図、 第７図はその人力バッドを浮遊状Ｊｌｌにした場合の動
作タイミングチャート、 第８図はその人力パッドをＬレベル状態にした場合の動
作タイミングチャート、 第９〜１１図は本発明に係る半導体集積回路の第３実施
例を示す図であり、 第９図はその構成図、 第１０図はその入力パッドを浮遊状態にした場合の動作
タイミングチャート、 第１１図はその入力パッドをＨレベル状態にした場合の
動作タイミングチャート、 第！２図は従来例の構成図である。 ｌＯ・−・−・入力パッド、 １１−−−−−−検出手段、 １２・・・・・・接続手段、 １３−−−−−−保持手段、 Ｃｚ”・・・・・キャパシタ（検出手段、接続手段）。 代 理 人 弁理士 井 桁 貞 −Ｇ［−一］ ＃ １
を示す図であり、 第２図はその構成図、 第３図はその検出手段の具体的構成図、第４図はその入
力パッドを浮遊状態にした場合の動作タイミングチャー
ト、 第５図ばその人カパアドをＬレベル状態にした場合の動
作タイミングチャート、 第６〜８図は本発明に係る半導体集積回路の第２実施例
を示す図であり、 第６図はその構成図、 第７図はその人力バッドを浮遊状Ｊｌｌにした場合の動
作タイミングチャート、 第８図はその人力パッドをＬレベル状態にした場合の動
作タイミングチャート、 第９〜１１図は本発明に係る半導体集積回路の第３実施
例を示す図であり、 第９図はその構成図、 第１０図はその入力パッドを浮遊状態にした場合の動作
タイミングチャート、 第１１図はその入力パッドをＨレベル状態にした場合の
動作タイミングチャート、 第！２図は従来例の構成図である。 ｌＯ・−・−・入力パッド、 １１−−−−−−検出手段、 １２・・・・・・接続手段、 １３−−−−−−保持手段、 Ｃｚ”・・・・・キャパシタ（検出手段、接続手段）。 代 理 人 弁理士 井 桁 貞 −Ｇ［−一］ ＃ １
Claims (1)
- 【特許請求の範囲】 高インピーダンス状態あるいは所定の論理レベル状態
の一方の状態を取り得る入力パッドと、電源投入を検出
する検出手段と、 前記入力パッドまたは該入力パッドに接続するノードと
電源線との間に介在して電源投入初期に両者を接続する
接続手段と、 前記入力パッドまたはノードの電位を保持する保持手段
と、を備え、 保持手段の保持電位に従って内部機能の切り換えを行う
ように構成したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1289116A JPH03149852A (ja) | 1989-11-07 | 1989-11-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1289116A JPH03149852A (ja) | 1989-11-07 | 1989-11-07 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03149852A true JPH03149852A (ja) | 1991-06-26 |
Family
ID=17738990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1289116A Pending JPH03149852A (ja) | 1989-11-07 | 1989-11-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03149852A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0547176A (ja) * | 1991-08-13 | 1993-02-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2008288581A (ja) * | 2008-04-25 | 2008-11-27 | Renesas Technology Corp | 半導体集積回路 |
| EP2256929A1 (de) * | 2009-05-29 | 2010-12-01 | Murrelektronik GmbH | Elektrisches Modul |
-
1989
- 1989-11-07 JP JP1289116A patent/JPH03149852A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0547176A (ja) * | 1991-08-13 | 1993-02-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2008288581A (ja) * | 2008-04-25 | 2008-11-27 | Renesas Technology Corp | 半導体集積回路 |
| EP2256929A1 (de) * | 2009-05-29 | 2010-12-01 | Murrelektronik GmbH | Elektrisches Modul |
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