JPH0547176A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0547176A JPH0547176A JP3202882A JP20288291A JPH0547176A JP H0547176 A JPH0547176 A JP H0547176A JP 3202882 A JP3202882 A JP 3202882A JP 20288291 A JP20288291 A JP 20288291A JP H0547176 A JPH0547176 A JP H0547176A
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- 239000003990 capacitor Substances 0.000 description 18
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 この発明の目的は、リフレッシュモードにお
けるサイクル数を任意に切換えることのできる半導体記
憶装置を提供することである。 【構成】 リフレッシュモード切換信号発生回路ＲＭＧ
は、ボンディングパッドＶＢＰがパッケージＰＡＫの電
源端子ＶＴにワイヤボンディングされているか否かに応
じて、ＨレベルまたはＬレベルのリフレッシュモード切
換信号φ７を発生する。このリフレッシュモード切換信
号φ７に応答して、リフレッシュモード切換回路ＲＭＳ
は、半導体記憶装置のリフレッシュモードにおけるサイ
クル数を切換える。
けるサイクル数を任意に切換えることのできる半導体記
憶装置を提供することである。 【構成】 リフレッシュモード切換信号発生回路ＲＭＧ
は、ボンディングパッドＶＢＰがパッケージＰＡＫの電
源端子ＶＴにワイヤボンディングされているか否かに応
じて、ＨレベルまたはＬレベルのリフレッシュモード切
換信号φ７を発生する。このリフレッシュモード切換信
号φ７に応答して、リフレッシュモード切換回路ＲＭＳ
は、半導体記憶装置のリフレッシュモードにおけるサイ
クル数を切換える。
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、より特定的には、メモリセルのリフレッシュを行な
う半導体記憶装置に関する。
し、より特定的には、メモリセルのリフレッシュを行な
う半導体記憶装置に関する。
【０００２】
【従来の技術】近年の半導体集積技術の急速な進歩に伴
い、ダイナミックＲＡＭ（以下、ＤＲＡＭと称す）はま
すます大容量化される傾向にある。大容量化の進展に伴
い、ＤＲＡＭが有するワード線の本数も増加する。
い、ダイナミックＲＡＭ（以下、ＤＲＡＭと称す）はま
すます大容量化される傾向にある。大容量化の進展に伴
い、ＤＲＡＭが有するワード線の本数も増加する。
【０００３】ところで、ＤＲＡＭは、各メモリセルに情
報を不揮発的に記憶できないので、定期的に各メモリセ
ルの記憶情報をリフレッシュして、情報の破壊を防止す
る必要がある。メモリセルアレイ全体のリフレッシュに
必要なサイクル数（以下、リフレッシュサイクル数と称
す）は、ＤＲＡＭの容量に応じて個別的に定められてい
る。たとえば、１ＭビットのＤＲＡＭでは、リフレッシ
ュサイクル数が５１２サイクル／８ｍｓに定められてい
る（以下、このようなリフレッシュ動作を５１２リフレ
ッシュと称する）。また、４ＭビットのＤＲＡＭでは、
リフレッシュサイクル数が１０２４サイクル／１６．４
ｍｓに定められている（以下、このようなリフレッシュ
動作を１０２４リフレッシュと称する）。
報を不揮発的に記憶できないので、定期的に各メモリセ
ルの記憶情報をリフレッシュして、情報の破壊を防止す
る必要がある。メモリセルアレイ全体のリフレッシュに
必要なサイクル数（以下、リフレッシュサイクル数と称
す）は、ＤＲＡＭの容量に応じて個別的に定められてい
る。たとえば、１ＭビットのＤＲＡＭでは、リフレッシ
ュサイクル数が５１２サイクル／８ｍｓに定められてい
る（以下、このようなリフレッシュ動作を５１２リフレ
ッシュと称する）。また、４ＭビットのＤＲＡＭでは、
リフレッシュサイクル数が１０２４サイクル／１６．４
ｍｓに定められている（以下、このようなリフレッシュ
動作を１０２４リフレッシュと称する）。
【０００４】図１１は、１ＭビットのＤＲＡＭにおける
リフレッシュ動作を説明するための模式図である。図に
おいて、メモリセルアレイＭＣＡは、５１２リフレッシ
ュを実現するために、たとえば２つのブロックＢＫ１お
よびＢＫ２に分割される。第１ブロックＢＫ１および第
２ブロックＢＫ２は、それそれ５１２本のワード線ＷＬ
を含む。第１ブロックＢＫ１および第２ブロックＢＫ２
に対応して、ロウデコーダも２つに分割されている。リ
フレッシュモード時において、２組のロウデコーダＲＤ
は、それぞれ１本ずつワード線ＷＬを選択する。したが
って、メモリセルアレイＭＣＡ全体としては、同時に２
本のワード線ＷＬが選択されることになる。ワード線Ｗ
Ｌの選択により、それに接続されている複数のメモリセ
ルが一括的にリフレッシュされる。したがって、各ロウ
デコーダＲＤによるワード線ＷＬの選択動作が、５１２
回繰り返されることによって、メモリセルアレイＭＣＡ
全体のリフレッシュ動作が終了する。すなわち、１Ｍビ
ットのＤＲＡＭでは、５１２リフレッシュ動作が実現さ
れている。
リフレッシュ動作を説明するための模式図である。図に
おいて、メモリセルアレイＭＣＡは、５１２リフレッシ
ュを実現するために、たとえば２つのブロックＢＫ１お
よびＢＫ２に分割される。第１ブロックＢＫ１および第
２ブロックＢＫ２は、それそれ５１２本のワード線ＷＬ
を含む。第１ブロックＢＫ１および第２ブロックＢＫ２
に対応して、ロウデコーダも２つに分割されている。リ
フレッシュモード時において、２組のロウデコーダＲＤ
は、それぞれ１本ずつワード線ＷＬを選択する。したが
って、メモリセルアレイＭＣＡ全体としては、同時に２
本のワード線ＷＬが選択されることになる。ワード線Ｗ
Ｌの選択により、それに接続されている複数のメモリセ
ルが一括的にリフレッシュされる。したがって、各ロウ
デコーダＲＤによるワード線ＷＬの選択動作が、５１２
回繰り返されることによって、メモリセルアレイＭＣＡ
全体のリフレッシュ動作が終了する。すなわち、１Ｍビ
ットのＤＲＡＭでは、５１２リフレッシュ動作が実現さ
れている。
【０００５】図１２は、４ＭビットのＤＲＡＭにおける
リフレッシュ動作を説明するための模式図である。図に
おいて、メモリセルアレイＭＣＡは、１０２４リフレッ
シュを実現するために、たとえば４つのブロックＢＫ１
〜ＢＫ４に分割されている。各ブロックは、１０２４本
のワード線ＷＬを含む。ロウデコーダは、メモリセルア
レイＭＣＡの４つのブロックＢＫ１〜ＢＫ４に対応し
て、４つのロウデコーダＲＤに分割されている。各ロウ
デコーダＲＤは、リフレッシュモード時において、それ
ぞれ１本ずつワード線ＷＬを選択する。したがって、メ
モリセルアレイＭＣＡ全体としては、同時に４本のワー
ド線ＷＬが選択されることになる。１ＭビットのＤＲＡ
Ｍと同様に、選択されたワード線に接続された複数のメ
モリセルが一括的にリフレッシュされる。したがって、
ワード線の選択を１０２４回繰返すことにより、メモリ
セルアレイＭＣＡ全体のリフレッシュ動作が終了する。
すなわち、４ＭビットのＤＲＡＭでは、１０２４リフレ
ッシュ動作が実現されている。
リフレッシュ動作を説明するための模式図である。図に
おいて、メモリセルアレイＭＣＡは、１０２４リフレッ
シュを実現するために、たとえば４つのブロックＢＫ１
〜ＢＫ４に分割されている。各ブロックは、１０２４本
のワード線ＷＬを含む。ロウデコーダは、メモリセルア
レイＭＣＡの４つのブロックＢＫ１〜ＢＫ４に対応し
て、４つのロウデコーダＲＤに分割されている。各ロウ
デコーダＲＤは、リフレッシュモード時において、それ
ぞれ１本ずつワード線ＷＬを選択する。したがって、メ
モリセルアレイＭＣＡ全体としては、同時に４本のワー
ド線ＷＬが選択されることになる。１ＭビットのＤＲＡ
Ｍと同様に、選択されたワード線に接続された複数のメ
モリセルが一括的にリフレッシュされる。したがって、
ワード線の選択を１０２４回繰返すことにより、メモリ
セルアレイＭＣＡ全体のリフレッシュ動作が終了する。
すなわち、４ＭビットのＤＲＡＭでは、１０２４リフレ
ッシュ動作が実現されている。
【０００６】ところで、ＤＲＡＭを用いたシステムのバ
ージョンアップを図るために、より大容量のＤＲＡＭを
使用したい要求がしばしばユーザにおいて発生する。し
かしながら、システムが有するＤＲＡＭをより大容量な
ものに置換えると、ＤＲＡＭのリフレッシュサイクル数
が変わるため、そのに合わせてシステムの構成および／
またはプログラムに変更を加えなければならない。この
ような変更は、極めて面倒であり、また時間と費用がか
かるので、ユーザとしては、できるだけ同じリフレッシ
ュサイクル数のＤＲＡＭを使用したいという要望があっ
た。このような要望を満すために、小容量のＤＲＡＭを
複数個組合わせて使用し、大容量化に対応することが考
えられる。しかしながら、このような方法では、ＤＲＡ
Ｍを配置する面積が大きくなり、また消費電力も大きく
なるという問題点があった。さらに、大容量のＤＲＡＭ
を１個使用する場合に比べて、小容量のＤＲＡＭを複数
個組わせて使用する場合の方がコストが高くなるという
問題点もあった。
ージョンアップを図るために、より大容量のＤＲＡＭを
使用したい要求がしばしばユーザにおいて発生する。し
かしながら、システムが有するＤＲＡＭをより大容量な
ものに置換えると、ＤＲＡＭのリフレッシュサイクル数
が変わるため、そのに合わせてシステムの構成および／
またはプログラムに変更を加えなければならない。この
ような変更は、極めて面倒であり、また時間と費用がか
かるので、ユーザとしては、できるだけ同じリフレッシ
ュサイクル数のＤＲＡＭを使用したいという要望があっ
た。このような要望を満すために、小容量のＤＲＡＭを
複数個組合わせて使用し、大容量化に対応することが考
えられる。しかしながら、このような方法では、ＤＲＡ
Ｍを配置する面積が大きくなり、また消費電力も大きく
なるという問題点があった。さらに、大容量のＤＲＡＭ
を１個使用する場合に比べて、小容量のＤＲＡＭを複数
個組わせて使用する場合の方がコストが高くなるという
問題点もあった。
【０００７】上記のような問題点を解消するために、メ
ーカー側としては、同一容量のＤＲＡＭに対して、異な
るリフレッシュサイクル数を有する複数種類の製品を生
産することが考えられる。しかしながら、このような多
品種少量生産は、大量生産によるコストの低減に逆行
し、製品のコストを上昇させる。たとえば、比較的設計
変更が容易なマスタスライス方式で多品種の製品を生産
したとしても、同一種類の製品を大量生産する場合に比
べて、やはり生産効率が落ちコストアップの上昇につな
がる。
ーカー側としては、同一容量のＤＲＡＭに対して、異な
るリフレッシュサイクル数を有する複数種類の製品を生
産することが考えられる。しかしながら、このような多
品種少量生産は、大量生産によるコストの低減に逆行
し、製品のコストを上昇させる。たとえば、比較的設計
変更が容易なマスタスライス方式で多品種の製品を生産
したとしても、同一種類の製品を大量生産する場合に比
べて、やはり生産効率が落ちコストアップの上昇につな
がる。
【０００８】
【発明が解決しようとする課題】以上説明したように、
従来のＤＲＡＭでは、各容量別に、リフレッシュサイク
ル数が１つに定められていいたため、ユーザ側のシステ
ムにおいて、それまで使用していたＤＲＡＭを異なる容
量のＤＲＡＭに変えることが困難であるという問題点が
あった。
従来のＤＲＡＭでは、各容量別に、リフレッシュサイク
ル数が１つに定められていいたため、ユーザ側のシステ
ムにおいて、それまで使用していたＤＲＡＭを異なる容
量のＤＲＡＭに変えることが困難であるという問題点が
あった。
【０００９】それゆえに、この発明の目的は、リフレッ
シュモード時におけるリフレッシュサイクル数を任意に
切換えることのできる半導体記憶装置を提供することで
ある。
シュモード時におけるリフレッシュサイクル数を任意に
切換えることのできる半導体記憶装置を提供することで
ある。
【００１０】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、複数のワード線と、これらワード線と交差し
て配置された複数のビット線対と、ワード線とビット線
対との各交点に配置された複数のメモリセルとを含むメ
モリセルアレイを備え、リフレッシュモードにおいて各
メモリセルの記憶情報をリフレッシュする。さらに、こ
の発明に係る半導体記憶装置は、ワード線選択手段と、
ビット線対選択手段と、リフレッシュモード切換信号発
生手段と、制御手段とを備えている。ワード線選択手段
は、ロウアドレス信号に応答して、ワード線の選択を行
なう。ビット線対選択手段は、コラムアドレス信号に応
答して、ビット線対の選択を行なう。リフレッシュモー
ド切換信号発生手段は、外部からの指示に応答して、リ
フレッシュモードの種類を切換えるためのリフレッシュ
モード切換信号を発生する。制御手段は、リフレッシュ
モード切換信号に応答して、ワード線選択手段がリフレ
ッシュモード時において同時に選択するワード線の本数
を切換制御する。
憶装置は、複数のワード線と、これらワード線と交差し
て配置された複数のビット線対と、ワード線とビット線
対との各交点に配置された複数のメモリセルとを含むメ
モリセルアレイを備え、リフレッシュモードにおいて各
メモリセルの記憶情報をリフレッシュする。さらに、こ
の発明に係る半導体記憶装置は、ワード線選択手段と、
ビット線対選択手段と、リフレッシュモード切換信号発
生手段と、制御手段とを備えている。ワード線選択手段
は、ロウアドレス信号に応答して、ワード線の選択を行
なう。ビット線対選択手段は、コラムアドレス信号に応
答して、ビット線対の選択を行なう。リフレッシュモー
ド切換信号発生手段は、外部からの指示に応答して、リ
フレッシュモードの種類を切換えるためのリフレッシュ
モード切換信号を発生する。制御手段は、リフレッシュ
モード切換信号に応答して、ワード線選択手段がリフレ
ッシュモード時において同時に選択するワード線の本数
を切換制御する。
【００１１】
【作用】この発明においては、外部からの指示に応答し
て、リフレッシュモード時におけるワード線の同時に選
択される数が切換えられる。すなわち、外部からの指示
に応答して、リフレッシュモード時におけるリフレッシ
ュサイクル数が任意に切換えられる。その結果、１つの
半導体記憶装置を、異なるリフレッシュサイクル数で駆
動することができる。
て、リフレッシュモード時におけるワード線の同時に選
択される数が切換えられる。すなわち、外部からの指示
に応答して、リフレッシュモード時におけるリフレッシ
ュサイクル数が任意に切換えられる。その結果、１つの
半導体記憶装置を、異なるリフレッシュサイクル数で駆
動することができる。
【００１２】
【実施例】図１は、この発明の一実施例の構成を示す概
略ブロック図である。なお、この図１の実施例は、一例
として、１Ｍビットの記憶容量を有し、リフレッシュモ
ード時において１０２４リフレッシュと５１２リフレッ
シュとの切換えが可能な半導体記憶装置を示している。
図において、半導体チップ１は、パッケージＰＡＫに収
納されている。半導体チップ１の周辺には、アドレス信
号Ａ０〜Ａ９を入力するボンディングパッドＡＢＰと、
各種のタイミング信号（ロウアドレスストローブ信号／
ＲＡＳ，コラムアドレスストローブ信号／ＣＡＳ，ライ
トイネーブル信号／Ｗ等）を入力するボンディングパッ
ドＴＢＰ１〜ＴＢＰｎと、１０２４リフレッシュと５１
２リフレッシュとの切換えのために設けられたボンディ
ングパッドＶＢＰと、データの入出力のためのボンディ
ングパッドＩＯＢＰとが設けられている。ボンディング
パッドＶＢＰは、半導体チップ１に搭載された半導体記
憶装置が１０２４リフレッシュを行なうときパッケージ
ＰＡＫの電源端子ＶＴ（電源電圧Ｖｃｃが印加される）
とワイヤボンディング（接続）され、当該半導体記憶装
置が５１２リフレッシュを行なうとき電源端子ＶＴと接
続されずに開放される。
略ブロック図である。なお、この図１の実施例は、一例
として、１Ｍビットの記憶容量を有し、リフレッシュモ
ード時において１０２４リフレッシュと５１２リフレッ
シュとの切換えが可能な半導体記憶装置を示している。
図において、半導体チップ１は、パッケージＰＡＫに収
納されている。半導体チップ１の周辺には、アドレス信
号Ａ０〜Ａ９を入力するボンディングパッドＡＢＰと、
各種のタイミング信号（ロウアドレスストローブ信号／
ＲＡＳ，コラムアドレスストローブ信号／ＣＡＳ，ライ
トイネーブル信号／Ｗ等）を入力するボンディングパッ
ドＴＢＰ１〜ＴＢＰｎと、１０２４リフレッシュと５１
２リフレッシュとの切換えのために設けられたボンディ
ングパッドＶＢＰと、データの入出力のためのボンディ
ングパッドＩＯＢＰとが設けられている。ボンディング
パッドＶＢＰは、半導体チップ１に搭載された半導体記
憶装置が１０２４リフレッシュを行なうときパッケージ
ＰＡＫの電源端子ＶＴ（電源電圧Ｖｃｃが印加される）
とワイヤボンディング（接続）され、当該半導体記憶装
置が５１２リフレッシュを行なうとき電源端子ＶＴと接
続されずに開放される。
【００１３】タイミングジェネレータＴＧは、ボンディ
ングパッドＢＰ１〜ＢＰｎから入力される各種のタイミ
ング信号に応答して、内部のタイミング信号φ１〜φ６
を発生する。タイミング信号φ１は、コラムアドレスバ
ッファＣＢに与えられる。タイミング信号φ２は、ロウ
アドレスバッファＲＢに与えられる。タイミング信号φ
３は、リフレッシュアドレスカウンタＲＡＣに与えられ
る。タイミング信号φ４はワード線駆動回路ＷＤに与え
られる。タイミング信号φ５は、ブースト回路ＢＣに与
えられる。タイミング信号φ６は、センスアンプ活性化
信号発生回路ＳＡＥＧに与えられる。ボンディングパッ
ドＡＢＰから入力されるアドレス信号Ａ０〜Ａ９は、時
分割的にコラムアドレス信号とロウアドレス信号とを含
む。コラムアドレスバッファＣＢは、タイミング信号φ
１に応答して、アドレス信号Ａ０〜Ａ９の中からコラム
アドレス信号ＣＡ０〜ＣＡ９をラッチする。ロウアドレ
スバッファＲＢは、タイミング信号φ２に応答して、ア
ドレス信号Ａ０〜Ａ９の中からロウアドレス信号ＲＡ０
〜ＲＡ９をラッチする。コラムアドレスバッファＣＢに
よってラッチされたコラムアドレス信号ＣＡ０〜ＣＡ９
は、コラムデコーダＣＤに与えられる。ロウアドレスバ
ッファＲＢによってラッチされたロウアドレス信号のう
ち、最上位ビットの信号ＲＡ９はリフレッシュモード切
換回路ＲＭＳおよび出力バッファＩＯＢに与えられ、残
りのロウアドレス信号ＲＡ０〜ＲＡ８はロウデコーダＲ
Ｄに与えられる。
ングパッドＢＰ１〜ＢＰｎから入力される各種のタイミ
ング信号に応答して、内部のタイミング信号φ１〜φ６
を発生する。タイミング信号φ１は、コラムアドレスバ
ッファＣＢに与えられる。タイミング信号φ２は、ロウ
アドレスバッファＲＢに与えられる。タイミング信号φ
３は、リフレッシュアドレスカウンタＲＡＣに与えられ
る。タイミング信号φ４はワード線駆動回路ＷＤに与え
られる。タイミング信号φ５は、ブースト回路ＢＣに与
えられる。タイミング信号φ６は、センスアンプ活性化
信号発生回路ＳＡＥＧに与えられる。ボンディングパッ
ドＡＢＰから入力されるアドレス信号Ａ０〜Ａ９は、時
分割的にコラムアドレス信号とロウアドレス信号とを含
む。コラムアドレスバッファＣＢは、タイミング信号φ
１に応答して、アドレス信号Ａ０〜Ａ９の中からコラム
アドレス信号ＣＡ０〜ＣＡ９をラッチする。ロウアドレ
スバッファＲＢは、タイミング信号φ２に応答して、ア
ドレス信号Ａ０〜Ａ９の中からロウアドレス信号ＲＡ０
〜ＲＡ９をラッチする。コラムアドレスバッファＣＢに
よってラッチされたコラムアドレス信号ＣＡ０〜ＣＡ９
は、コラムデコーダＣＤに与えられる。ロウアドレスバ
ッファＲＢによってラッチされたロウアドレス信号のう
ち、最上位ビットの信号ＲＡ９はリフレッシュモード切
換回路ＲＭＳおよび出力バッファＩＯＢに与えられ、残
りのロウアドレス信号ＲＡ０〜ＲＡ８はロウデコーダＲ
Ｄに与えられる。
【００１４】ロウデコーダＲＤは、与えられたロウアド
レス信号ＲＡ０〜ＲＡ８に基づいて、メモリセルアレイ
ＭＣＡにおけるワード線の選択を行なう。選択されたワ
ード線に印加する駆動電圧は、ワード線駆動回路ＷＤに
よって発生される。一方、コラムデコーダＣＤは、与え
られるコラムアドレス信号ＣＡ０〜ＣＡ９に基づいて、
メモリセルアレイＭＣＡにおけるビット線対の選択を行
なう。
レス信号ＲＡ０〜ＲＡ８に基づいて、メモリセルアレイ
ＭＣＡにおけるワード線の選択を行なう。選択されたワ
ード線に印加する駆動電圧は、ワード線駆動回路ＷＤに
よって発生される。一方、コラムデコーダＣＤは、与え
られるコラムアドレス信号ＣＡ０〜ＣＡ９に基づいて、
メモリセルアレイＭＣＡにおけるビット線対の選択を行
なう。
【００１５】リフレッシュモード切換信号発生回路ＲＭ
Ｇは、ボンディングパッドＶＢＰの状態に対応するリフ
レッシュモード切換信号φ７を発生する。このリフレッ
シュモード切換信号φ７は、ボンディングパッドＶＢＰ
がパッケージＰＡＫの電源端子ＶＴとワイヤボンディン
グされているときＨレベルであり、開放されているとき
Ｌレベルである。リフレッシュモード切換信号φ７は、
リフレッシュモード切換回路ＲＭＳおよびブースト回路
ＢＣに与えられる。リフレッシュモード切換回路ＲＭＳ
は、ロウアドレス信号の最上位ビット信号ＲＡ９とリフ
レッシュもモード切換信号φ７とに基づいて、切換制御
信号φ８Ａおよびφ８Ｂを発生する。切換制御信号φ８
Ａおよびφ８Ｂは、ワード線駆動回路ＷＤ，ロウデコー
ダＲＤ，ブースト回路ＢＣおよびセンスアンプ活性化信
号発生回路ＳＡＥＧに与えられる。
Ｇは、ボンディングパッドＶＢＰの状態に対応するリフ
レッシュモード切換信号φ７を発生する。このリフレッ
シュモード切換信号φ７は、ボンディングパッドＶＢＰ
がパッケージＰＡＫの電源端子ＶＴとワイヤボンディン
グされているときＨレベルであり、開放されているとき
Ｌレベルである。リフレッシュモード切換信号φ７は、
リフレッシュモード切換回路ＲＭＳおよびブースト回路
ＢＣに与えられる。リフレッシュモード切換回路ＲＭＳ
は、ロウアドレス信号の最上位ビット信号ＲＡ９とリフ
レッシュもモード切換信号φ７とに基づいて、切換制御
信号φ８Ａおよびφ８Ｂを発生する。切換制御信号φ８
Ａおよびφ８Ｂは、ワード線駆動回路ＷＤ，ロウデコー
ダＲＤ，ブースト回路ＢＣおよびセンスアンプ活性化信
号発生回路ＳＡＥＧに与えられる。
【００１６】ワード線駆動回路ＷＤは、タイミング信号
φ４および切換制御信号φ８Ａ，φ８Ｂに応答して、選
択されたワード線に印加するワード線駆動電圧φ９Ａお
よびφ９Ｂを発生する。これらワード線駆動電圧φ９Ａ
およびφ９Ｂは、ロウデコーダＲＤに与えられる。
φ４および切換制御信号φ８Ａ，φ８Ｂに応答して、選
択されたワード線に印加するワード線駆動電圧φ９Ａお
よびφ９Ｂを発生する。これらワード線駆動電圧φ９Ａ
およびφ９Ｂは、ロウデコーダＲＤに与えられる。
【００１７】ブースト回路ＢＣは、タイミング信号φ
５，リフレッシュモード切換信号φ７，切換制御信号φ
８Ａおよびφ８Ｂに基づいて、開閉制御信号φ１０Ａお
よびφ１０Ｂを発生する。メモリセルアレイＭＣＡは、
それぞれが５１２本のワード線を含む２つのブロックＢ
Ｋ１およびＢＫ２に分割されている。上記開閉制御信号
φ１０Ａは、第１ブロックＢＫ１におけるトランスファ
ーゲートＴＧ３，ＴＧ４（図３参照）のゲートに与えら
れる。開閉制御信号φ１０Ｂは、第２ブロックＢＫ２に
含まれているトランスファーゲートＴＧ３，ＴＧ４の各
ゲートに与えられる。
５，リフレッシュモード切換信号φ７，切換制御信号φ
８Ａおよびφ８Ｂに基づいて、開閉制御信号φ１０Ａお
よびφ１０Ｂを発生する。メモリセルアレイＭＣＡは、
それぞれが５１２本のワード線を含む２つのブロックＢ
Ｋ１およびＢＫ２に分割されている。上記開閉制御信号
φ１０Ａは、第１ブロックＢＫ１におけるトランスファ
ーゲートＴＧ３，ＴＧ４（図３参照）のゲートに与えら
れる。開閉制御信号φ１０Ｂは、第２ブロックＢＫ２に
含まれているトランスファーゲートＴＧ３，ＴＧ４の各
ゲートに与えられる。
【００１８】センスアンプ活性化信号発生回路ＳＡＥＧ
は、タイミング信号φ６，切換制御信号φ８Ａおよびφ
８Ｂに応答して、センスアンプ活性化信号φ１１Ａおよ
びφ１１Ｂを発生する。センスアンプ活性化信号φ１１
ａは、メモリセルアレイＭＣＡの第１ブロックＢＫ１に
含まれている各センスアンプＳＡ（図３参照）に与えら
れる。センスアンプ活性化信号φ１１Ｂは、第２ブロッ
クＢＫ２に含まれている各センスアンプＳＡに与えられ
る。
は、タイミング信号φ６，切換制御信号φ８Ａおよびφ
８Ｂに応答して、センスアンプ活性化信号φ１１Ａおよ
びφ１１Ｂを発生する。センスアンプ活性化信号φ１１
ａは、メモリセルアレイＭＣＡの第１ブロックＢＫ１に
含まれている各センスアンプＳＡ（図３参照）に与えら
れる。センスアンプ活性化信号φ１１Ｂは、第２ブロッ
クＢＫ２に含まれている各センスアンプＳＡに与えられ
る。
【００１９】出力バッファＩＯＢは、入出力線対ＩＯＬ
１を介して第１ブロックＢＫ１と接続されるとともに、
入出力線対ＩＯＬ２を介して第２ブロックＢＫ２と接続
される。さらに、出力バッファＩＯＢは、ボンディング
パッドＩＯＢＰと接続される。出力バッファＩＯＢは、
ロウアドレス信号の最上位ビット信号ＲＡ９に応答し
て、ボンディングパッドＩＯＢＰに接続する入出力線対
の切換制御を行なう。リフレッシュアドレスカウンタＲ
ＡＣは、タイミング信号φ３に基づいて、内部リフレッ
シュモード時におけるリフレッシュロウアドレスを発生
する。
１を介して第１ブロックＢＫ１と接続されるとともに、
入出力線対ＩＯＬ２を介して第２ブロックＢＫ２と接続
される。さらに、出力バッファＩＯＢは、ボンディング
パッドＩＯＢＰと接続される。出力バッファＩＯＢは、
ロウアドレス信号の最上位ビット信号ＲＡ９に応答し
て、ボンディングパッドＩＯＢＰに接続する入出力線対
の切換制御を行なう。リフレッシュアドレスカウンタＲ
ＡＣは、タイミング信号φ３に基づいて、内部リフレッ
シュモード時におけるリフレッシュロウアドレスを発生
する。
【００２０】図２は、図１に示す実施例の一部分の、特
にロウデコーダＲＤおよびワード線駆動回路ＷＤ付近の
より詳細な構成を示す図である。図において、メモリセ
ルアレイＭＣＡは、第１および第２のブロックＢＫ１お
よびＢＫ２に分割されている。第１および第２のブロッ
クＢＫ１およびＢＫ２は、それぞれ５１２本のワード線
ＷＬを含む。メモリセルアレイＭＣＡが２つのブロック
を含むことに対応して、ロウデコーダＲＤも２つのグル
ープに分割されている。すなわち、ロウデコーダＲＤ
は、第１ロウデコーダＲＤ１と、第２ロウデコーダＲＤ
２とを含む。第１および第２のロウデコーダＲＤ１およ
びＲＤ２には、それぞれロウアドレス信号ＲＡ０〜ＲＡ
８が与えられる。
にロウデコーダＲＤおよびワード線駆動回路ＷＤ付近の
より詳細な構成を示す図である。図において、メモリセ
ルアレイＭＣＡは、第１および第２のブロックＢＫ１お
よびＢＫ２に分割されている。第１および第２のブロッ
クＢＫ１およびＢＫ２は、それぞれ５１２本のワード線
ＷＬを含む。メモリセルアレイＭＣＡが２つのブロック
を含むことに対応して、ロウデコーダＲＤも２つのグル
ープに分割されている。すなわち、ロウデコーダＲＤ
は、第１ロウデコーダＲＤ１と、第２ロウデコーダＲＤ
２とを含む。第１および第２のロウデコーダＲＤ１およ
びＲＤ２には、それぞれロウアドレス信号ＲＡ０〜ＲＡ
８が与えられる。
【００２１】一方、ワード線駆動回路ＷＤは、２つのＡ
ＮＤゲートＧ１およびＧ２を含む。ＡＮＤゲートＧ１お
よびＧ２の各一方入力端には、タイミングジェネレータ
ＴＧ（図１参照）からのタイミング信号φ４が与えられ
る。ＡＮＤゲートＧ１の他方入力端には、リフレッシュ
モード切換回路ＲＭＳから切換制御信号φ８Ａが与えら
れる。ＡＮＤゲートＧ２の他方入力端には、リフレッシ
ュモード切換回路ＲＭＳから切換制御信号φ８Ｂが与え
られる。ＡＮＤゲートＧ１の出力φ９Ａは、ワード線駆
動電圧として第１ロウデコーダＲＤ１に与えられる。Ａ
ＮＤゲートＧ２の出力φ９Ｂは、ワード線駆動電圧とし
て第２ロウデコーダＲＤ２に与えられる。また、第１ロ
ウデコーダＲＤ１にはリフレッシュモード切換回路ＲＭ
Ｓからの切換制御信号φ８Ａが与えられ、第２ロウデコ
ーダＲＤ２にはリフレッシュモード切換回路ＲＭＳから
の切換制御信号φ８Ｂが与えられる。
ＮＤゲートＧ１およびＧ２を含む。ＡＮＤゲートＧ１お
よびＧ２の各一方入力端には、タイミングジェネレータ
ＴＧ（図１参照）からのタイミング信号φ４が与えられ
る。ＡＮＤゲートＧ１の他方入力端には、リフレッシュ
モード切換回路ＲＭＳから切換制御信号φ８Ａが与えら
れる。ＡＮＤゲートＧ２の他方入力端には、リフレッシ
ュモード切換回路ＲＭＳから切換制御信号φ８Ｂが与え
られる。ＡＮＤゲートＧ１の出力φ９Ａは、ワード線駆
動電圧として第１ロウデコーダＲＤ１に与えられる。Ａ
ＮＤゲートＧ２の出力φ９Ｂは、ワード線駆動電圧とし
て第２ロウデコーダＲＤ２に与えられる。また、第１ロ
ウデコーダＲＤ１にはリフレッシュモード切換回路ＲＭ
Ｓからの切換制御信号φ８Ａが与えられ、第２ロウデコ
ーダＲＤ２にはリフレッシュモード切換回路ＲＭＳから
の切換制御信号φ８Ｂが与えられる。
【００２２】図３は、図１に示す実施例の一部分の、特
にメモリセルアレイＭＣＡ付近のより詳細な構成を示す
図である。図において、メモリセルアレイＭＣＡにおけ
る各ブロックＢＫ１およびＢＫ２は、それぞれ、平行に
配置された５１２本のワード線ＷＬと、これらワード線
ＷＬと交差して配置された１０２４組のビット線対Ｂ
Ｌ，／ＢＬと、各ワード線とビット線対との交点に配置
された複数のメモリセルＭＣとを含む。さらに、各ブロ
ックＢＫ１およびＢＫ２は、各ビット線対ＢＬ，／ＢＬ
ごとに配置されたトランスファーゲートＴＧ１〜ＴＧ４
と、センスアンプＳＡとを含む。第１ブロックＢＫ１に
おける各トランスファーゲートＴＧ１およびＴＧ２は、
入出力線対ＩＯＬ１と対応するビット線対ＢＬ，／ＢＬ
との間に介挿されている。第２ブロックＢＫ２における
各トランスファーゲートＴＧ１およびＴＧ２は、入出力
線対ＩＯＬ２と対応するビット線対ＢＬ，／ＢＬとの間
に介挿されている。各ブロックＢＫ１およびＢＫ２にお
ける各トランスファーゲートＴＧ３およびＴＧ４は、対
応するビット線対ＢＬ，／ＢＬと対応するセンスアンプ
ＳＡとの間に介挿されている。
にメモリセルアレイＭＣＡ付近のより詳細な構成を示す
図である。図において、メモリセルアレイＭＣＡにおけ
る各ブロックＢＫ１およびＢＫ２は、それぞれ、平行に
配置された５１２本のワード線ＷＬと、これらワード線
ＷＬと交差して配置された１０２４組のビット線対Ｂ
Ｌ，／ＢＬと、各ワード線とビット線対との交点に配置
された複数のメモリセルＭＣとを含む。さらに、各ブロ
ックＢＫ１およびＢＫ２は、各ビット線対ＢＬ，／ＢＬ
ごとに配置されたトランスファーゲートＴＧ１〜ＴＧ４
と、センスアンプＳＡとを含む。第１ブロックＢＫ１に
おける各トランスファーゲートＴＧ１およびＴＧ２は、
入出力線対ＩＯＬ１と対応するビット線対ＢＬ，／ＢＬ
との間に介挿されている。第２ブロックＢＫ２における
各トランスファーゲートＴＧ１およびＴＧ２は、入出力
線対ＩＯＬ２と対応するビット線対ＢＬ，／ＢＬとの間
に介挿されている。各ブロックＢＫ１およびＢＫ２にお
ける各トランスファーゲートＴＧ３およびＴＧ４は、対
応するビット線対ＢＬ，／ＢＬと対応するセンスアンプ
ＳＡとの間に介挿されている。
【００２３】第１ロウデコーダＲＤ１は、ロウアドレス
信号ＲＡ０〜ＲＡ８に基づいて、メモリセルアレイＭＣ
Ａの第１ブロックＢＫ１における５１２本のワード線Ｗ
Ｌの中から１本のワード線を選択する。選択されたワー
ド線ＷＬには、ワード線駆動回路ＷＤからのワード線駆
動電圧φ９Ａが印加される。同様に、第２ロウデコーダ
ＲＤ２は、ロウアドレス信号ＲＡ０〜ＲＡ８に基づい
て、第２ブロックＢＫ２における５１２本のワード線Ｗ
Ｌの中から１本のワード線を選択する。選択されたワー
ド線ＷＬには、ワード線駆動回路ＷＤからのワード線駆
動電圧φ９Ｂが印加される。第１ロウデコーダＲＤ１お
よびＲＤ２は、その能動化／不能動化が、リフレッシュ
モード切換回路ＲＭＳからの切換制御信号φ８Ａ，φ８
Ｂに基づいて制御される。各トランスファーゲートＴＧ
１およびＴＧ２のオン・オフは、コラムデコーダＣＤに
よって制御される。コラムデコーダＣＤは、コラムアド
レス信号ＣＡ０〜ＣＡ９に基づいて、第１ブロックＢＫ
１における１０２４組のトランスファーゲートＴＧ１お
よびＴＧ２の中から１組のトランスファーゲートＴＧ１
およびＴＧ２をオンさせるとともに、第２ブロックＢＫ
２における対応する列のトランスファーゲートＴＧ１お
よびＴＧ２をオンさせる。これによって、第１および第
２のブロックＢＫ１およびＢＫ２からそれぞれ１組のビ
ット線対ＢＬが選択される。第１ブロックＢＫ１におい
て選択されたビット線対ＢＬ，／ＢＬは、入出力線対Ｉ
ＯＬ１に接続される。第２ブロックＢＫ２において選択
されたビット線対ＢＬ，／ＢＬは、入出力線対ＩＯＬ２
に接続される。
信号ＲＡ０〜ＲＡ８に基づいて、メモリセルアレイＭＣ
Ａの第１ブロックＢＫ１における５１２本のワード線Ｗ
Ｌの中から１本のワード線を選択する。選択されたワー
ド線ＷＬには、ワード線駆動回路ＷＤからのワード線駆
動電圧φ９Ａが印加される。同様に、第２ロウデコーダ
ＲＤ２は、ロウアドレス信号ＲＡ０〜ＲＡ８に基づい
て、第２ブロックＢＫ２における５１２本のワード線Ｗ
Ｌの中から１本のワード線を選択する。選択されたワー
ド線ＷＬには、ワード線駆動回路ＷＤからのワード線駆
動電圧φ９Ｂが印加される。第１ロウデコーダＲＤ１お
よびＲＤ２は、その能動化／不能動化が、リフレッシュ
モード切換回路ＲＭＳからの切換制御信号φ８Ａ，φ８
Ｂに基づいて制御される。各トランスファーゲートＴＧ
１およびＴＧ２のオン・オフは、コラムデコーダＣＤに
よって制御される。コラムデコーダＣＤは、コラムアド
レス信号ＣＡ０〜ＣＡ９に基づいて、第１ブロックＢＫ
１における１０２４組のトランスファーゲートＴＧ１お
よびＴＧ２の中から１組のトランスファーゲートＴＧ１
およびＴＧ２をオンさせるとともに、第２ブロックＢＫ
２における対応する列のトランスファーゲートＴＧ１お
よびＴＧ２をオンさせる。これによって、第１および第
２のブロックＢＫ１およびＢＫ２からそれぞれ１組のビ
ット線対ＢＬが選択される。第１ブロックＢＫ１におい
て選択されたビット線対ＢＬ，／ＢＬは、入出力線対Ｉ
ＯＬ１に接続される。第２ブロックＢＫ２において選択
されたビット線対ＢＬ，／ＢＬは、入出力線対ＩＯＬ２
に接続される。
【００２４】第１ブロックＢＫ１における１０２４組の
トランスファーゲートＴＧ３およびＴＧ４は、ブースト
回路ＢＣから与えられる開閉制御信号φ１０Ａによって
そのオン・オフが制御される。第２ブロックＢＫ２にお
ける１０２４組のトランスファーゲートＴＧ３およびＴ
Ｇ４は、ブースト回路ＢＣから与えられる開閉制御信号
φ１０Ｂによってそのオン・オフが制御される。ブース
ト回路ＢＣは、リフレッシュモード切換信号φ７，切換
制御信号φ８Ａおよびφ８Ｂに基づいて、開閉制御信号
φ１０Ａ，φ１０Ｂの両方またはいずれか一方を活性レ
ベルにする。
トランスファーゲートＴＧ３およびＴＧ４は、ブースト
回路ＢＣから与えられる開閉制御信号φ１０Ａによって
そのオン・オフが制御される。第２ブロックＢＫ２にお
ける１０２４組のトランスファーゲートＴＧ３およびＴ
Ｇ４は、ブースト回路ＢＣから与えられる開閉制御信号
φ１０Ｂによってそのオン・オフが制御される。ブース
ト回路ＢＣは、リフレッシュモード切換信号φ７，切換
制御信号φ８Ａおよびφ８Ｂに基づいて、開閉制御信号
φ１０Ａ，φ１０Ｂの両方またはいずれか一方を活性レ
ベルにする。
【００２５】第１ブロックＢＫ１における１０２４組の
センスアンプＳＡは、センスアンプ活性化信号発生回路
ＳＡＥＧからのセンスアンプ活性化信号φ１１Ａに応答
して活性化される。第２ブロックＢＫ２における１０２
４組のセンスアンプＳＡは、センスアンプ活性化信号発
生回路ＳＡＥＧからのセンスアンプ活性化信号φ１１Ｂ
に応答して活性化される。センスアンプ活性化信号発生
回路ＳＡＥＧは、切換制御信号φ８Ａおよびφ８Ｂに基
づいて、センスアンプ活性化信号φ１１Ａ，φ１１Ｂの
両方またはいずれか一方を活性レベルにする。
センスアンプＳＡは、センスアンプ活性化信号発生回路
ＳＡＥＧからのセンスアンプ活性化信号φ１１Ａに応答
して活性化される。第２ブロックＢＫ２における１０２
４組のセンスアンプＳＡは、センスアンプ活性化信号発
生回路ＳＡＥＧからのセンスアンプ活性化信号φ１１Ｂ
に応答して活性化される。センスアンプ活性化信号発生
回路ＳＡＥＧは、切換制御信号φ８Ａおよびφ８Ｂに基
づいて、センスアンプ活性化信号φ１１Ａ，φ１１Ｂの
両方またはいずれか一方を活性レベルにする。
【００２６】図４は、図１におけるリフレッシュモード
切換信号発生回路ＲＭＧのより詳細な構成を示す回路図
である。図において、リフレッシュモード切換信号発生
回路ＲＭＧは、Ｐチャネル型のＭＯＳトランジスタＴＲ
１と、抵抗Ｒ１と、インバータＩＶ１およびＩＶ２とを
含む。抵抗Ｒ１は、ボンディングパッドＶＢＰと接地と
の間に介挿されている。トランジスタＴＲ１は、そのソ
ースが電源（電源電圧Ｖｃｃ）に接続され、そのドレイ
ンがボンディングパッドＶＢＰおよびインバータＩＶ１
の入力端に接続され、そのゲートがインバータＩＶ１の
出力端およびインバータＩＶ２の入力端に接続されてい
る。インバータＩＶ２の出力端からは、リフレッシュモ
ード切換信号φ７が得られる。
切換信号発生回路ＲＭＧのより詳細な構成を示す回路図
である。図において、リフレッシュモード切換信号発生
回路ＲＭＧは、Ｐチャネル型のＭＯＳトランジスタＴＲ
１と、抵抗Ｒ１と、インバータＩＶ１およびＩＶ２とを
含む。抵抗Ｒ１は、ボンディングパッドＶＢＰと接地と
の間に介挿されている。トランジスタＴＲ１は、そのソ
ースが電源（電源電圧Ｖｃｃ）に接続され、そのドレイ
ンがボンディングパッドＶＢＰおよびインバータＩＶ１
の入力端に接続され、そのゲートがインバータＩＶ１の
出力端およびインバータＩＶ２の入力端に接続されてい
る。インバータＩＶ２の出力端からは、リフレッシュモ
ード切換信号φ７が得られる。
【００２７】次に、図４に示すリフレッシュモード切換
信号発生回路ＲＭＧの動作を説明する。まず、ボンディ
ングパッドＶＢＰがパッケージＰＡＫの電源端子ＶＴと
ワイヤボンディングされているとき、ボンディングパッ
ドＶＢＰには電源電圧Ｖｃｃが印加される。そのため、
インバータＩＶ１の出力は、Ｌレベル（または論理０）
となる。インバータＩＶ１の出力は、さらにインバータ
ＩＶ２で反転されるので、リフレッシュモード切換信号
φ７はＨレベル（または論理１）となる。なお、このと
きトランジスタＴＲ１はオン状態にあるので、インバー
タＩＶ１の入力端の電位は、トランジスタＴＲ１を介し
て電源電圧Ｖｃｃにプルアップされている。一方、ボン
ディングパッドＶＢＰが開放状態にあるときは、インバ
ータＩＶ１の入力端は抵抗Ｒ１を介して接地されてい
る。したがって、インバータＩＶ１の出力は、Ｈレベル
（または論理１）となる。応じて、インバータＩＶ２の
出力端からは、Ｌレベル（または論理０）のリフレッシ
ュモード切換信号φ７が得られる。
信号発生回路ＲＭＧの動作を説明する。まず、ボンディ
ングパッドＶＢＰがパッケージＰＡＫの電源端子ＶＴと
ワイヤボンディングされているとき、ボンディングパッ
ドＶＢＰには電源電圧Ｖｃｃが印加される。そのため、
インバータＩＶ１の出力は、Ｌレベル（または論理０）
となる。インバータＩＶ１の出力は、さらにインバータ
ＩＶ２で反転されるので、リフレッシュモード切換信号
φ７はＨレベル（または論理１）となる。なお、このと
きトランジスタＴＲ１はオン状態にあるので、インバー
タＩＶ１の入力端の電位は、トランジスタＴＲ１を介し
て電源電圧Ｖｃｃにプルアップされている。一方、ボン
ディングパッドＶＢＰが開放状態にあるときは、インバ
ータＩＶ１の入力端は抵抗Ｒ１を介して接地されてい
る。したがって、インバータＩＶ１の出力は、Ｈレベル
（または論理１）となる。応じて、インバータＩＶ２の
出力端からは、Ｌレベル（または論理０）のリフレッシ
ュモード切換信号φ７が得られる。
【００２８】図５は、図１におけるリフレッシュモード
切換回路ＲＭＳのより詳細な構成を示す論理回路図であ
る。図において、リフレッシュモード切換回路ＲＭＳ
は、インバータＩＶ３と、ＯＲゲートＯＧ１およびＯＧ
２とを含む。リフレッシュモード切換信号発生回路ＲＭ
Ｇからのリフレッシュモード切換信号φ７は、ＯＲゲー
トＯＧ１およびＯＧ２の各一方入力端に与えられる。ロ
ウアドレス信号の最上位ビット信号ＲＡ９は、インバー
タＩＶ３を介してＯＲゲートＯＧ１の他方入力端に与え
られるとともに、直接ＯＲゲートＯＧ２の他方入力端に
与えられる。ＯＲゲートＯＧ１の出力端からは切換制御
信号φ８Ａが得られ、ＯＲゲートＯＧ２の出力端からは
切換制御信号φ８Ｂが得られる。
切換回路ＲＭＳのより詳細な構成を示す論理回路図であ
る。図において、リフレッシュモード切換回路ＲＭＳ
は、インバータＩＶ３と、ＯＲゲートＯＧ１およびＯＧ
２とを含む。リフレッシュモード切換信号発生回路ＲＭ
Ｇからのリフレッシュモード切換信号φ７は、ＯＲゲー
トＯＧ１およびＯＧ２の各一方入力端に与えられる。ロ
ウアドレス信号の最上位ビット信号ＲＡ９は、インバー
タＩＶ３を介してＯＲゲートＯＧ１の他方入力端に与え
られるとともに、直接ＯＲゲートＯＧ２の他方入力端に
与えられる。ＯＲゲートＯＧ１の出力端からは切換制御
信号φ８Ａが得られ、ＯＲゲートＯＧ２の出力端からは
切換制御信号φ８Ｂが得られる。
【００２９】図５に示すようなリフレッシュモード切換
回路ＲＭＳは、図６に示すように動作する。すなわち、
リフレッシュモード切換信号φ７が論理０（Ｌレベル）
のとき、切換制御信号φ８Ａ，φ８Ｂは、最上位ビット
信号ＲＡ９の論理に従っていずれか一方が論理１（Ｈレ
ベル）となる。具体的には、最上位ビット信号ＲＡ９が
論理０（Ｌレベル）のときは、切換制御信号φ８Ａが論
理１（Ｈレベル），切換制御信号φ８Ｂが論理０（Ｌレ
ベル）となり、最上位ビット信号ＲＡ９が論理１（Ｈレ
ベル）のときは、切換制御信号φ８Ａが論理０（Ｌレベ
ル），切換制御信号φ８Ｂが論理１（Ｈレベル）とな
る。一方、リフレッシュモード切換信号φ７が論理１
（Ｈレベル）のときは、最上位ビット信号ＲＡ９の論理
にかかわらず、切換制御信号φ８Ａおよびφ８Ｂは、い
ずれも論理１（Ｈレベル）となる。
回路ＲＭＳは、図６に示すように動作する。すなわち、
リフレッシュモード切換信号φ７が論理０（Ｌレベル）
のとき、切換制御信号φ８Ａ，φ８Ｂは、最上位ビット
信号ＲＡ９の論理に従っていずれか一方が論理１（Ｈレ
ベル）となる。具体的には、最上位ビット信号ＲＡ９が
論理０（Ｌレベル）のときは、切換制御信号φ８Ａが論
理１（Ｈレベル），切換制御信号φ８Ｂが論理０（Ｌレ
ベル）となり、最上位ビット信号ＲＡ９が論理１（Ｈレ
ベル）のときは、切換制御信号φ８Ａが論理０（Ｌレベ
ル），切換制御信号φ８Ｂが論理１（Ｈレベル）とな
る。一方、リフレッシュモード切換信号φ７が論理１
（Ｈレベル）のときは、最上位ビット信号ＲＡ９の論理
にかかわらず、切換制御信号φ８Ａおよびφ８Ｂは、い
ずれも論理１（Ｈレベル）となる。
【００３０】図７は、図２における第１ロウデコーダＲ
Ｄ１のより詳細な構成を示す回路図である。なお、この
図７は、第１ロウデコーダＲＤ１における１本のワード
線についての構成を示している。したがって、第１ロウ
デコーダＲＤ１は、図７に示す回路をワード線ＷＬの本
数に対応する複数組有している。図７に示す回路は、Ｎ
ＡＮＤゲートＧ３と、ＰチャネルＭＯＳトランジスタＴ
Ｒ２と、ＮチャネルＭＯＳトランジスタＴＲ３とによっ
て構成されている。トランジスタＴＲ２およびＴＲ３
は、いわゆるＣＭＯＳインバータＣＩＶを構成してい
る。ＮＡＮＤゲートＧ３には、ロウアドレス信号ＲＡ０
〜ＲＡ８と、切換制御信号φ８Ａとが与えられる。ロウ
アドレス信号ＲＡ０〜ＲＡ８は、そのまままたは反転さ
れてＮＡＮＤゲートＧ３に与えられる。ロウアドレス信
号ＲＡ０〜ＲＡ８のうちいずれのビットを反転して与え
るかは、各ワード線ＷＬごとに定められている。ＮＡＮ
ＤゲートＧ３の出力は、トランジスタＴＲ２およびＴＲ
３の各ゲートに与えられる。トランジスタＴＲ２のソー
スには、ワード線駆動電圧φ９Ａが与えられる。トラン
ジスタＴＲ２のドレインは、トランジスタＴＲ３のドレ
インに接続されている。トランジスタＴＲ３のソース
は、接地されている。トランジスタＴＲ２のドレインと
トランジスタＴＲ３のドレインとの接続点は、対応する
ワード線ＷＬに接続されている。
Ｄ１のより詳細な構成を示す回路図である。なお、この
図７は、第１ロウデコーダＲＤ１における１本のワード
線についての構成を示している。したがって、第１ロウ
デコーダＲＤ１は、図７に示す回路をワード線ＷＬの本
数に対応する複数組有している。図７に示す回路は、Ｎ
ＡＮＤゲートＧ３と、ＰチャネルＭＯＳトランジスタＴ
Ｒ２と、ＮチャネルＭＯＳトランジスタＴＲ３とによっ
て構成されている。トランジスタＴＲ２およびＴＲ３
は、いわゆるＣＭＯＳインバータＣＩＶを構成してい
る。ＮＡＮＤゲートＧ３には、ロウアドレス信号ＲＡ０
〜ＲＡ８と、切換制御信号φ８Ａとが与えられる。ロウ
アドレス信号ＲＡ０〜ＲＡ８は、そのまままたは反転さ
れてＮＡＮＤゲートＧ３に与えられる。ロウアドレス信
号ＲＡ０〜ＲＡ８のうちいずれのビットを反転して与え
るかは、各ワード線ＷＬごとに定められている。ＮＡＮ
ＤゲートＧ３の出力は、トランジスタＴＲ２およびＴＲ
３の各ゲートに与えられる。トランジスタＴＲ２のソー
スには、ワード線駆動電圧φ９Ａが与えられる。トラン
ジスタＴＲ２のドレインは、トランジスタＴＲ３のドレ
インに接続されている。トランジスタＴＲ３のソース
は、接地されている。トランジスタＴＲ２のドレインと
トランジスタＴＲ３のドレインとの接続点は、対応する
ワード線ＷＬに接続されている。
【００３１】なお、第２ロウデコーダＲＤ２も図７と同
様の回路をワード線の数に対応する数だけ含む。ただ
し、ＮＡＮＤゲートＧ３には切換制御信号φ８Ｂが与え
られ、トランジスタＴＲ２のソースにはワード線駆動電
圧９Ｂが与えられる。
様の回路をワード線の数に対応する数だけ含む。ただ
し、ＮＡＮＤゲートＧ３には切換制御信号φ８Ｂが与え
られ、トランジスタＴＲ２のソースにはワード線駆動電
圧９Ｂが与えられる。
【００３２】図７において、ＮＡＮＤゲートＧ３は、ロ
ウアドレス信号ＲＡ０〜ＲＡ８の各ビットの論理の組合
わせが、所定の組合わせになったとき、その出力がＬレ
ベルとなる。したがって、トランジスタＴＲ２がオン状
態、トランジスタＴＲ３がオフ状態となる。その結果、
ワード線駆動電圧φ９Ａが対応するワード線ＷＬに印加
される。すなわち、対応するワード線ＷＬが選択状態と
なる。ロウアドレス信号ＲＡ０〜ＲＡ８の論理の組合わ
せが所定の組合わせ以外のときは、ＮＡＮＤゲートＧ３
の出力はＨレベルとなり、トランジスタＴＲ２はオフ状
態、トランジスタＴＲ３はオン状態となる。したがっ
て、対応するワード線ＷＬは、トランジスタＴＲ３を介
して接地される。このとき、対応するワード線ＷＬは、
非選択状態である。ＮＡＮＤゲートＧ３によるロウアド
レス信号ＲＡ０〜ＲＡ８のデコード動作は、切換制御信
号φ８Ａによって制御される。すなわち、切換制御信号
φ８Ａが論理１のときは、ＮＡＮＤゲートＧ３は通常の
デコード動作を行なう。一方、切換制御信号φ８Ａが論
理０のときは、ＮＡＮＤゲートＧ３はデコード動作を行
なわず、その出力は論理１に固定される。
ウアドレス信号ＲＡ０〜ＲＡ８の各ビットの論理の組合
わせが、所定の組合わせになったとき、その出力がＬレ
ベルとなる。したがって、トランジスタＴＲ２がオン状
態、トランジスタＴＲ３がオフ状態となる。その結果、
ワード線駆動電圧φ９Ａが対応するワード線ＷＬに印加
される。すなわち、対応するワード線ＷＬが選択状態と
なる。ロウアドレス信号ＲＡ０〜ＲＡ８の論理の組合わ
せが所定の組合わせ以外のときは、ＮＡＮＤゲートＧ３
の出力はＨレベルとなり、トランジスタＴＲ２はオフ状
態、トランジスタＴＲ３はオン状態となる。したがっ
て、対応するワード線ＷＬは、トランジスタＴＲ３を介
して接地される。このとき、対応するワード線ＷＬは、
非選択状態である。ＮＡＮＤゲートＧ３によるロウアド
レス信号ＲＡ０〜ＲＡ８のデコード動作は、切換制御信
号φ８Ａによって制御される。すなわち、切換制御信号
φ８Ａが論理１のときは、ＮＡＮＤゲートＧ３は通常の
デコード動作を行なう。一方、切換制御信号φ８Ａが論
理０のときは、ＮＡＮＤゲートＧ３はデコード動作を行
なわず、その出力は論理１に固定される。
【００３３】図８は、図１におけるブースト回路ＢＣの
より詳細な構成を示す回路図である。図において、ブー
スト回路ＢＣは、ＡＮＤゲートＧ４〜Ｇ６と、遅延回路
Ｄ１と、ブースト用キャパシタＣａ，Ｃｂと、Ｎチャネ
ルＭＯＳトランジスタＴＲ４〜ＴＲ７とを含む。タイミ
ングジェネレータＴＧ（図１参照）からのタイミング信
号φ５は、ＡＮＤゲートＧ５およびＧ６の各一方入力端
に与えられるとともに、遅延回路Ｄ１を介してＡＮＤゲ
ートＧ４の一方入力端およびブースト用キャパシタＣａ
の一方電極に与えられる。リフレッシュモード切換信号
φ７は、ＡＮＤゲートＧ４の他方入力端およびトランジ
スタＴＲ４のゲートに与えられる。ＡＮＤゲートＧ４の
出力は、ブースト用キャパシタＣｂの一方電極に与えら
れる。ブースト用キャパシタＣｂの他方電極は、トラン
ジスタＴＲ４を介してブースト用キャパシタＣａの他方
電極に接続される。ブースト用キャパシタＣａの他方電
極は、トランジスタＴＲ６およびＴＲ７の各ドレインに
接続される。トランジスタＴＲ６のゲートには、ＡＮＤ
ゲートＧ５の出力が与えられる。トランジスタＴＲ７の
ゲートには、ＡＮＤゲートＧ６の出力が与えられる。さ
らに、ブースト用キャパシタＣａの他方電極は、トラン
ジスタＴＲ５のソースに接続される。トランジスタＴＲ
４のドレインおよびゲートは、電源（電源電圧Ｖｃｃ）
に接続される。トランジスタＴＲ６のソースからは開閉
制御信号φ１０Ａが得られ、トランジスタＴＲ７のソー
スからは開閉制御信号φ１０Ｂが得られる。
より詳細な構成を示す回路図である。図において、ブー
スト回路ＢＣは、ＡＮＤゲートＧ４〜Ｇ６と、遅延回路
Ｄ１と、ブースト用キャパシタＣａ，Ｃｂと、Ｎチャネ
ルＭＯＳトランジスタＴＲ４〜ＴＲ７とを含む。タイミ
ングジェネレータＴＧ（図１参照）からのタイミング信
号φ５は、ＡＮＤゲートＧ５およびＧ６の各一方入力端
に与えられるとともに、遅延回路Ｄ１を介してＡＮＤゲ
ートＧ４の一方入力端およびブースト用キャパシタＣａ
の一方電極に与えられる。リフレッシュモード切換信号
φ７は、ＡＮＤゲートＧ４の他方入力端およびトランジ
スタＴＲ４のゲートに与えられる。ＡＮＤゲートＧ４の
出力は、ブースト用キャパシタＣｂの一方電極に与えら
れる。ブースト用キャパシタＣｂの他方電極は、トラン
ジスタＴＲ４を介してブースト用キャパシタＣａの他方
電極に接続される。ブースト用キャパシタＣａの他方電
極は、トランジスタＴＲ６およびＴＲ７の各ドレインに
接続される。トランジスタＴＲ６のゲートには、ＡＮＤ
ゲートＧ５の出力が与えられる。トランジスタＴＲ７の
ゲートには、ＡＮＤゲートＧ６の出力が与えられる。さ
らに、ブースト用キャパシタＣａの他方電極は、トラン
ジスタＴＲ５のソースに接続される。トランジスタＴＲ
４のドレインおよびゲートは、電源（電源電圧Ｖｃｃ）
に接続される。トランジスタＴＲ６のソースからは開閉
制御信号φ１０Ａが得られ、トランジスタＴＲ７のソー
スからは開閉制御信号φ１０Ｂが得られる。
【００３４】次に、図１に示す実施例のリフレッシュ動
作を以下に説明する。図１に示す半導体記憶装置は、リ
フレッシュモードとして、外部リフレッシュモードと内
部リフレッシュモードとを有する。外部リフレッシュモ
ードは、ボンディングパッドＡＢＰを介して外部から与
えられるアドレス信号に基づいてリフレッシュを行なう
モードである。内部リフレッシュモードは、外部からの
アドレス信号に依存せずに内部のリフレッシュアドレス
カウンタＲＡＣによって発生されるリフレッシュアドレ
スに基づいてリフレッシュを行なうモードである。外部
リフレッシュモードは、さらに１０２４リフレッシュモ
ードと５１２リフレッシュモードとを含む。図１に示す
半導体記憶装置は、ボンディングパッドＶＢＰをパッケ
ージＰＡＫの電源端子ＶＴにワイヤボンディングするか
否かに応じて、５１２リフレッシュモードと１０２４リ
フレッシュモードとが切換えられる。各リフレッシュモ
ードの動作を、以下に説明する。
作を以下に説明する。図１に示す半導体記憶装置は、リ
フレッシュモードとして、外部リフレッシュモードと内
部リフレッシュモードとを有する。外部リフレッシュモ
ードは、ボンディングパッドＡＢＰを介して外部から与
えられるアドレス信号に基づいてリフレッシュを行なう
モードである。内部リフレッシュモードは、外部からの
アドレス信号に依存せずに内部のリフレッシュアドレス
カウンタＲＡＣによって発生されるリフレッシュアドレ
スに基づいてリフレッシュを行なうモードである。外部
リフレッシュモードは、さらに１０２４リフレッシュモ
ードと５１２リフレッシュモードとを含む。図１に示す
半導体記憶装置は、ボンディングパッドＶＢＰをパッケ
ージＰＡＫの電源端子ＶＴにワイヤボンディングするか
否かに応じて、５１２リフレッシュモードと１０２４リ
フレッシュモードとが切換えられる。各リフレッシュモ
ードの動作を、以下に説明する。
【００３５】（１） １０２４リフレッシュモードの動
作 １０２４リフレッシュモードを実現する場合、ボンディ
ングパッドＶＢＰはパッケージＰＡＫの電源端子ＶＴと
はワイヤボンディングされず、開放状態にされる。した
がって、リフレッシュモード切換信号発生回路ＲＭＧ
は、論理０（Ｌレベル）のリフレッシュモード切換信号
φ７を発生する。タイミングジェネレータＴＧは、ボン
ディングパッドＴＢ１から与えられるロウアドレススト
ローブ信号／ＲＡＳに応答して、タイミング信号φ２を
活性レベルにする。ロウアドレスバッファＲＢは、タイ
ミング信号φ２が活性レベルにされたことに応答して、
ロウアドレス信号ＲＡ０〜ＲＡ９をラッチする。
作 １０２４リフレッシュモードを実現する場合、ボンディ
ングパッドＶＢＰはパッケージＰＡＫの電源端子ＶＴと
はワイヤボンディングされず、開放状態にされる。した
がって、リフレッシュモード切換信号発生回路ＲＭＧ
は、論理０（Ｌレベル）のリフレッシュモード切換信号
φ７を発生する。タイミングジェネレータＴＧは、ボン
ディングパッドＴＢ１から与えられるロウアドレススト
ローブ信号／ＲＡＳに応答して、タイミング信号φ２を
活性レベルにする。ロウアドレスバッファＲＢは、タイ
ミング信号φ２が活性レベルにされたことに応答して、
ロウアドレス信号ＲＡ０〜ＲＡ９をラッチする。
【００３６】ロウアドレスバッファＲＢにラッチされた
ロウアドレス信号の最上位ビット信号ＲＡ９が論理０
（Ｌレベル）のとき、リフレッシュモード切換回路ＲＭ
Ｓは図６に示すように、論理１（Ｈレベル）の切換制御
信号φ８Ａと論理０（Ｌレベル）の切換制御信号φ８Ｂ
とを出力する。このような切換制御信号φ８Ａ，φ８Ｂ
に応答して、ロウデコーダＲＤにおいては、第１ロウデ
コーダＲＤ１が能動化され、第２ロウデコーダＲＤ２が
不能動化される。一方、センスアンプ活性化回路は回路
ＳＡＥＧは、上記切換制御信号φＡ，φＢに応答して、
Ｈレベルのセンスアンプ活性化信号φ１１ＡとＬレベル
のセンスアンプ活性化信号φ１１Ｂとを出力する。この
ようなセンスアンプ活性化信号φ１１Ａ，φ１１Ｂに応
答して、メモリセルアレイＭＣＡでは、第１ブロックＢ
Ｋ１における各センスアンプが活性化され、第２ブロッ
クＢＫ２における各センスアンプが活性化されない。
ロウアドレス信号の最上位ビット信号ＲＡ９が論理０
（Ｌレベル）のとき、リフレッシュモード切換回路ＲＭ
Ｓは図６に示すように、論理１（Ｈレベル）の切換制御
信号φ８Ａと論理０（Ｌレベル）の切換制御信号φ８Ｂ
とを出力する。このような切換制御信号φ８Ａ，φ８Ｂ
に応答して、ロウデコーダＲＤにおいては、第１ロウデ
コーダＲＤ１が能動化され、第２ロウデコーダＲＤ２が
不能動化される。一方、センスアンプ活性化回路は回路
ＳＡＥＧは、上記切換制御信号φＡ，φＢに応答して、
Ｈレベルのセンスアンプ活性化信号φ１１ＡとＬレベル
のセンスアンプ活性化信号φ１１Ｂとを出力する。この
ようなセンスアンプ活性化信号φ１１Ａ，φ１１Ｂに応
答して、メモリセルアレイＭＣＡでは、第１ブロックＢ
Ｋ１における各センスアンプが活性化され、第２ブロッ
クＢＫ２における各センスアンプが活性化されない。
【００３７】ワード線駆動回路ＷＤでは、タイミング信
号φ４がＨレベルに立上がると、ＡＮＤゲートＧ１がＨ
レベルのワード線駆動電圧φ９Ａを出力する。一方、Ａ
ＮＤゲートＧ２は、与えられる切換制御信号φＢがＬレ
ベルであるので、その出力φ９ＢはＬレベルとなる。し
たがって、第１ロウデコーダＲＤ１にのみＨレベルのワ
ード線駆動電圧が印加される。第１ロウデコーダＲＤ１
は、ロウアドレス信号ＲＡ０〜ＲＡ８に基づいて、第１
ブロックＢＫ１における５１２本のワード線ＷＬの中か
ら１本のワード線を選択し、その選択されたワード線に
ワード線駆動回路ＷＤからのワード線駆動電圧φ９Ａを
印加する。
号φ４がＨレベルに立上がると、ＡＮＤゲートＧ１がＨ
レベルのワード線駆動電圧φ９Ａを出力する。一方、Ａ
ＮＤゲートＧ２は、与えられる切換制御信号φＢがＬレ
ベルであるので、その出力φ９ＢはＬレベルとなる。し
たがって、第１ロウデコーダＲＤ１にのみＨレベルのワ
ード線駆動電圧が印加される。第１ロウデコーダＲＤ１
は、ロウアドレス信号ＲＡ０〜ＲＡ８に基づいて、第１
ブロックＢＫ１における５１２本のワード線ＷＬの中か
ら１本のワード線を選択し、その選択されたワード線に
ワード線駆動回路ＷＤからのワード線駆動電圧φ９Ａを
印加する。
【００３８】一方、図８に示すブースト回路ＢＣは、タ
イミングジェネレータＴＧからのタイミング信号φ５が
Ｈレベルになると、ＡＮＤゲートＧ５の出力がＨレベル
になる。このとき、リフレッシュモード切換信号φ７お
よび切換制御信号φ８ＢはＬレベルであるため、ＡＮＤ
ゲートＧ４およびＧ６の出力はＬレベルになっている。
ＡＮＤゲートＧ５の出力がＨレベルになることに応答し
て、トランジスタＴＲ６がオン状態となる。トランジス
タＴＲ４およびＴＲ７はこのときオフ状態となってい
る。タイミング信号φ５は、遅延回路Ｄ１で所定時間遅
延された後、ブースト用キャパシタＣａの一方電極に与
えられ、このブースト用キャパシタＣａをブーストす
る。ブースト用キャパシタＣａの他方電極の電位は、も
ともとトランジスタＴＲ５によってほぼ電源電圧Ｖｃｃ
までプルアップされているため、タイミング信号φ５に
よるブーストによってブースト用キャパシタＣａの他方
電極の電位は電源電圧以上に上昇する。ブースト用キャ
パシタＣａの他方電極の出力電圧は、トランジスタＴＲ
６を介して開閉制御信号φ１０Ａに伝達される。したが
って、開閉制御信号１０ＡはＨレベルとなる。このと
き、トランジスタＴＲ７はオフ状態であるため、切換制
御信号φ１０Ｂはフローティング状態となる。
イミングジェネレータＴＧからのタイミング信号φ５が
Ｈレベルになると、ＡＮＤゲートＧ５の出力がＨレベル
になる。このとき、リフレッシュモード切換信号φ７お
よび切換制御信号φ８ＢはＬレベルであるため、ＡＮＤ
ゲートＧ４およびＧ６の出力はＬレベルになっている。
ＡＮＤゲートＧ５の出力がＨレベルになることに応答し
て、トランジスタＴＲ６がオン状態となる。トランジス
タＴＲ４およびＴＲ７はこのときオフ状態となってい
る。タイミング信号φ５は、遅延回路Ｄ１で所定時間遅
延された後、ブースト用キャパシタＣａの一方電極に与
えられ、このブースト用キャパシタＣａをブーストす
る。ブースト用キャパシタＣａの他方電極の電位は、も
ともとトランジスタＴＲ５によってほぼ電源電圧Ｖｃｃ
までプルアップされているため、タイミング信号φ５に
よるブーストによってブースト用キャパシタＣａの他方
電極の電位は電源電圧以上に上昇する。ブースト用キャ
パシタＣａの他方電極の出力電圧は、トランジスタＴＲ
６を介して開閉制御信号φ１０Ａに伝達される。したが
って、開閉制御信号１０ＡはＨレベルとなる。このと
き、トランジスタＴＲ７はオフ状態であるため、切換制
御信号φ１０Ｂはフローティング状態となる。
【００３９】開閉制御信号φ１０ＡがＨレベルになるこ
とに応答して、メモリセルアレイＭＣＡの第１ブロック
ＢＫ１における各トランスファーゲートＴＧ３およびＴ
Ｇ４がオン状態とされる。一方、開閉制御信号φ１０Ｂ
はフローティング状態であるため、第２ブロックＢＫ２
における各トランスファーゲートＴＧ３およびＴＧ４は
オフ状態とされる。したがって、第１ブロックＢＫ１に
おいて、各ビット線対ＢＬ，／ＢＬと対応するセンスア
ンプＳＡとが接続される。第１ブロックＢＫ１における
各ビット線対ＢＬ，／ＢＬには、第１ロウデコーダＲＤ
１によって選択されたワード線ＷＬに対応するメモリセ
ルＭＣからのデータが読出されている。各センスアンプ
ＳＡは、各ビット線対ＢＬ，／ＢＬ上に読出されたデー
タを増幅し、各メモリセルＭＣに再書込する。これによ
って、第１ブロックＢＫ１における１行分のメモリセル
ＭＣが一括的にリフレッシュされる。第１ロウデコーダ
ＲＤ１は、与えられるロウアドレス信号ＲＡ０〜ＲＡ８
の論理の変化に応答して、選択するワード線ＷＬを順次
更新する。第１ロウデコーダＲＤ１によって第１ブロッ
クＢＫ１におけるすべてのワード線が選択されると、第
１ブロックＢＫ１のリフレッシュが終了する。
とに応答して、メモリセルアレイＭＣＡの第１ブロック
ＢＫ１における各トランスファーゲートＴＧ３およびＴ
Ｇ４がオン状態とされる。一方、開閉制御信号φ１０Ｂ
はフローティング状態であるため、第２ブロックＢＫ２
における各トランスファーゲートＴＧ３およびＴＧ４は
オフ状態とされる。したがって、第１ブロックＢＫ１に
おいて、各ビット線対ＢＬ，／ＢＬと対応するセンスア
ンプＳＡとが接続される。第１ブロックＢＫ１における
各ビット線対ＢＬ，／ＢＬには、第１ロウデコーダＲＤ
１によって選択されたワード線ＷＬに対応するメモリセ
ルＭＣからのデータが読出されている。各センスアンプ
ＳＡは、各ビット線対ＢＬ，／ＢＬ上に読出されたデー
タを増幅し、各メモリセルＭＣに再書込する。これによ
って、第１ブロックＢＫ１における１行分のメモリセル
ＭＣが一括的にリフレッシュされる。第１ロウデコーダ
ＲＤ１は、与えられるロウアドレス信号ＲＡ０〜ＲＡ８
の論理の変化に応答して、選択するワード線ＷＬを順次
更新する。第１ロウデコーダＲＤ１によって第１ブロッ
クＢＫ１におけるすべてのワード線が選択されると、第
１ブロックＢＫ１のリフレッシュが終了する。
【００４０】第１ブロックＢＫ１のリフレッシュが終了
すると、ロウアドレス信号の最上位ビット信号ＲＡ９が
論理１となる。最上位ビット信号ＲＡ９が論理１になる
と、リフレッシュモード切換回路ＲＭＳは、図６に示さ
れるように、切換制御信号φ８Ａを論理０（Ｌレベ
ル）、切換制御信号φ８Ｂを論理１（Ｈレベル）にす
る。したがって、図１に示す半導体記憶装置は、今度は
第２ブロックＢＫ２のリフレッシュを行なう。すなわ
ち、ロウデコーダＲＤにおいては、第１ロウデコーダＲ
Ｄ１が不能動化され、第２ロウデコーダＲＤ２が能動化
される。また、ワード線駆動回路ＷＤは、第１ロウデコ
ーダＲＤ１にＬレベルのワード線駆動電圧φ９Ａを与
え、第２ロウデコーダＲＤ２にＨレベルのワード線駆動
電圧φ９Ｂを与える。さらに、ブースト回路ＢＣは、第
１ブロックＢＫ１における各トランスファーゲートＴＧ
３およびＴＧ４をオフ状態にし、第２ブロックＢＫ２に
おける各トランスファーゲートＴＧ３およびＴＧ４をオ
ン状態にする。センスアンプ活性化信号発生回路ＳＡＥ
Ｇは、第１ブロックＢＫ１における各センスアンプＳＡ
を非活性状態にし、第２ブロックＢＫ２における各セン
スアンプＳＡを活性化する。第２ロウデコーダＲＤ２
は、与えられるアドレス信号ＲＡ０〜ＲＡ８に基づい
て、第２ブロックＢＫ２における各ワード線ＷＬを順次
選択する。選択されたワード線に属するメモリセルＭＣ
から読出されたデータは対応するセンスアンプＳＡで増
幅された後、各メモリセルＭＣへ再書込みされる。これ
によって、記憶情報のリフレッシュが行なわれる。第２
ロウデコーダＲＤ２によって第２ブロックＢＫ２におけ
るすべてのワード線ＷＬが選択されると、第２ブロック
ＢＫ２のリフレッシュが終了する。
すると、ロウアドレス信号の最上位ビット信号ＲＡ９が
論理１となる。最上位ビット信号ＲＡ９が論理１になる
と、リフレッシュモード切換回路ＲＭＳは、図６に示さ
れるように、切換制御信号φ８Ａを論理０（Ｌレベ
ル）、切換制御信号φ８Ｂを論理１（Ｈレベル）にす
る。したがって、図１に示す半導体記憶装置は、今度は
第２ブロックＢＫ２のリフレッシュを行なう。すなわ
ち、ロウデコーダＲＤにおいては、第１ロウデコーダＲ
Ｄ１が不能動化され、第２ロウデコーダＲＤ２が能動化
される。また、ワード線駆動回路ＷＤは、第１ロウデコ
ーダＲＤ１にＬレベルのワード線駆動電圧φ９Ａを与
え、第２ロウデコーダＲＤ２にＨレベルのワード線駆動
電圧φ９Ｂを与える。さらに、ブースト回路ＢＣは、第
１ブロックＢＫ１における各トランスファーゲートＴＧ
３およびＴＧ４をオフ状態にし、第２ブロックＢＫ２に
おける各トランスファーゲートＴＧ３およびＴＧ４をオ
ン状態にする。センスアンプ活性化信号発生回路ＳＡＥ
Ｇは、第１ブロックＢＫ１における各センスアンプＳＡ
を非活性状態にし、第２ブロックＢＫ２における各セン
スアンプＳＡを活性化する。第２ロウデコーダＲＤ２
は、与えられるアドレス信号ＲＡ０〜ＲＡ８に基づい
て、第２ブロックＢＫ２における各ワード線ＷＬを順次
選択する。選択されたワード線に属するメモリセルＭＣ
から読出されたデータは対応するセンスアンプＳＡで増
幅された後、各メモリセルＭＣへ再書込みされる。これ
によって、記憶情報のリフレッシュが行なわれる。第２
ロウデコーダＲＤ２によって第２ブロックＢＫ２におけ
るすべてのワード線ＷＬが選択されると、第２ブロック
ＢＫ２のリフレッシュが終了する。
【００４１】以上説明したように、１０２４リフレッシ
ュモードでは、ロウデコーダＲＤはメモリセルアレイＭ
ＣＡにおける１０２４本のワード線ＷＬを１本ずつ選択
する。これによって、メモリセルアレイＭＣＡにおける
第１ブロックＢＫ１および第２ブロックＢＫ２のリフレ
ッシュがシーケンシャルに行なわれる。
ュモードでは、ロウデコーダＲＤはメモリセルアレイＭ
ＣＡにおける１０２４本のワード線ＷＬを１本ずつ選択
する。これによって、メモリセルアレイＭＣＡにおける
第１ブロックＢＫ１および第２ブロックＢＫ２のリフレ
ッシュがシーケンシャルに行なわれる。
【００４２】また、１０２４リフレッシュモードでは、
第１および第２のロウデコーダＲＤ１およびＲＤ２のう
ち、能動化されているロウデコーダにのみＨレベルのワ
ード線駆動電圧が印加される。これによって、消費電力
の軽減を図ることができる。この理由を、図９および図
１０を参照して以下に説明する。
第１および第２のロウデコーダＲＤ１およびＲＤ２のう
ち、能動化されているロウデコーダにのみＨレベルのワ
ード線駆動電圧が印加される。これによって、消費電力
の軽減を図ることができる。この理由を、図９および図
１０を参照して以下に説明する。
【００４３】図１０は、図７に示すトランジスタＴＲ２
の断面図である。図示のごとく、トランジスタＴＲ２の
ソースであるＰ型不純物領域には、配線容量Ｃ１が接続
され、またこのＰ型不純物領域とＮ型半導体基板との間
にはジャンクション容量Ｃ２が存在する。ロウデコーダ
ＲＤは、１０２４本のワード線ＷＬのそれぞれについて
上記のような配線容量Ｃ１およびジャンクション容量Ｃ
２を含む。もし、ワード線駆動回路ＷＤが選択されたワ
ード線を駆動する際に、１０２４組の配線容量Ｃ１およ
びジャンクション容量Ｃ２を同時に駆動しなければなら
ないとすると、図９に点線で示すようにワード線駆動回
路ＷＤによる充放電電流が極めて大きなものになってし
まう。ところで、図１の半導体記憶装置では、１０２４
リフレッシュモードにおいて、第１ロウデコーダＲＤ１
および第２ロウデコーダＲＤ２をシーケンシャルに能動
化する。そのため、第１および第２のロウデコーダＲＤ
１およびＲＤ２の両方に同時にワード線駆動電圧を印加
する必要はなく、能動化されているロウデコーダにのみ
ワード線駆動電圧を印加すればよい。そこで、ワード線
駆動回路ＷＤは、切換制御信号φ８Ａ，φ８Ｂに応答し
て、第１および第２のロウデコーダＲＤ１およびＲＤ２
に選択的にワード線駆動電圧を印加するようにしてい
る。これによって、駆動すべき配線容量およびジャンク
ション容量が半減し、図９に示すようにワード線駆動回
路ＷＤの充放電電流も点線から実線のように小さくな
る。
の断面図である。図示のごとく、トランジスタＴＲ２の
ソースであるＰ型不純物領域には、配線容量Ｃ１が接続
され、またこのＰ型不純物領域とＮ型半導体基板との間
にはジャンクション容量Ｃ２が存在する。ロウデコーダ
ＲＤは、１０２４本のワード線ＷＬのそれぞれについて
上記のような配線容量Ｃ１およびジャンクション容量Ｃ
２を含む。もし、ワード線駆動回路ＷＤが選択されたワ
ード線を駆動する際に、１０２４組の配線容量Ｃ１およ
びジャンクション容量Ｃ２を同時に駆動しなければなら
ないとすると、図９に点線で示すようにワード線駆動回
路ＷＤによる充放電電流が極めて大きなものになってし
まう。ところで、図１の半導体記憶装置では、１０２４
リフレッシュモードにおいて、第１ロウデコーダＲＤ１
および第２ロウデコーダＲＤ２をシーケンシャルに能動
化する。そのため、第１および第２のロウデコーダＲＤ
１およびＲＤ２の両方に同時にワード線駆動電圧を印加
する必要はなく、能動化されているロウデコーダにのみ
ワード線駆動電圧を印加すればよい。そこで、ワード線
駆動回路ＷＤは、切換制御信号φ８Ａ，φ８Ｂに応答し
て、第１および第２のロウデコーダＲＤ１およびＲＤ２
に選択的にワード線駆動電圧を印加するようにしてい
る。これによって、駆動すべき配線容量およびジャンク
ション容量が半減し、図９に示すようにワード線駆動回
路ＷＤの充放電電流も点線から実線のように小さくな
る。
【００４４】（２） ５１２リフレッシュモードの動作 ５１２リフレッシュモードを実現するためには、ボンデ
ィングパッドＶＢＰがパッケージＰＡＫの電源端子ＶＴ
とワイヤボンディングされる。そのため、リフレッシュ
モード切換信号発生回路ＲＭＧには電源電圧Ｖｃｃが印
加され、リフレッシュモード切換信号発生回路ＲＭＧは
Ｈレベルのリフレッシュモード切換信号φ７を出力す
る。ロウアドレスバッファＲＢは、ロウアドレスストロ
ーブ信号／ＲＡＳの立下がりに応答してロウアドレス信
号ＲＡ０〜ＲＡ９をラッチする。リフレッシュモード切
換回路ＲＭＳは、リフレッシュモード切換信号φ７がＨ
レベルであるため、図６に示すようにロウアドレスバッ
ファＲＢから与えられるロウアドレス信号の最上位ビッ
ト信号ＲＡ９の論理にかかわらず、切換制御信号φ８Ａ
およびφ８Ｂをいずれも論理１（Ｈレベル）とする。切
換制御信号φ８Ａおよびφ８ＢがいずれもＨレベルであ
るため、第１ロウデコーダＲＤ１および第２ロウデコー
ダＲＤ２はいずれも能動化される。また、ワード線駆動
回路ＷＤは、ワード線駆動電圧φ９Ａおよびφ９Ｂをい
ずれもＨレベルとする。さらに、センスアンプ活性化信
号発生回路ＳＡＥＧは、センスアンプ活性化信号φ１１
Ａ，φ１１ＢをいずれもＨレベルとする。したがって、
第１および第２ブロックＢＫ１およびＢＫ２におけるす
べてのセンスアンプＳＡが活性化される。
ィングパッドＶＢＰがパッケージＰＡＫの電源端子ＶＴ
とワイヤボンディングされる。そのため、リフレッシュ
モード切換信号発生回路ＲＭＧには電源電圧Ｖｃｃが印
加され、リフレッシュモード切換信号発生回路ＲＭＧは
Ｈレベルのリフレッシュモード切換信号φ７を出力す
る。ロウアドレスバッファＲＢは、ロウアドレスストロ
ーブ信号／ＲＡＳの立下がりに応答してロウアドレス信
号ＲＡ０〜ＲＡ９をラッチする。リフレッシュモード切
換回路ＲＭＳは、リフレッシュモード切換信号φ７がＨ
レベルであるため、図６に示すようにロウアドレスバッ
ファＲＢから与えられるロウアドレス信号の最上位ビッ
ト信号ＲＡ９の論理にかかわらず、切換制御信号φ８Ａ
およびφ８Ｂをいずれも論理１（Ｈレベル）とする。切
換制御信号φ８Ａおよびφ８ＢがいずれもＨレベルであ
るため、第１ロウデコーダＲＤ１および第２ロウデコー
ダＲＤ２はいずれも能動化される。また、ワード線駆動
回路ＷＤは、ワード線駆動電圧φ９Ａおよびφ９Ｂをい
ずれもＨレベルとする。さらに、センスアンプ活性化信
号発生回路ＳＡＥＧは、センスアンプ活性化信号φ１１
Ａ，φ１１ＢをいずれもＨレベルとする。したがって、
第１および第２ブロックＢＫ１およびＢＫ２におけるす
べてのセンスアンプＳＡが活性化される。
【００４５】ブースト回路ＢＣは、切換制御信号φ８Ａ
およびφ８ＢがいずれもＨレベルであることに応答し
て、以下のような動作を行なう。図８に示すＡＮＤゲー
トＧ５およびＧ６は、タイミング信号φ５がＨレベルに
なると、いずれの出力もＨレベルになる。したがって、
トランジスタＴＲ６およびＴＲ７がオン状態とされる。
また、リフレッシュモード切換信号φ７がＨレベルであ
るため、トランジスタＴＲ４がオン状態とされる。タイ
ミング信号φ５は、遅延回路Ｄ１によって規定される遅
延時間後にブースト用キャパシタＣａをブーストすると
ともに、ＡＮＤゲートＧ４を介してブースト用キャパシ
タＣｂをブーストする。したがって、５１２リフレッシ
ュモードでは、ブースト容量が１０２４リフレッシュモ
ードにおけるブースト容量の２倍になる。ブースト用キ
ャパシタＣａおよびＣｂの出力電圧はトランジスタＴＲ
４を介して１つに統合された後、トランジスタＴＲ６お
よびＴＲ７を介して開閉制御信号φ１０Ａおよびφ１０
Ｂに伝達される。したがって、開閉制御信号φ１０Ａお
よびφ１０ＢはいずれもＨレベルとなる。その結果、第
１および第２ブロックＢＫ１およびＢＫ２におけるすべ
てのトランスファーゲートＴＧ３およびＴＧ４がオン状
態とされる。
およびφ８ＢがいずれもＨレベルであることに応答し
て、以下のような動作を行なう。図８に示すＡＮＤゲー
トＧ５およびＧ６は、タイミング信号φ５がＨレベルに
なると、いずれの出力もＨレベルになる。したがって、
トランジスタＴＲ６およびＴＲ７がオン状態とされる。
また、リフレッシュモード切換信号φ７がＨレベルであ
るため、トランジスタＴＲ４がオン状態とされる。タイ
ミング信号φ５は、遅延回路Ｄ１によって規定される遅
延時間後にブースト用キャパシタＣａをブーストすると
ともに、ＡＮＤゲートＧ４を介してブースト用キャパシ
タＣｂをブーストする。したがって、５１２リフレッシ
ュモードでは、ブースト容量が１０２４リフレッシュモ
ードにおけるブースト容量の２倍になる。ブースト用キ
ャパシタＣａおよびＣｂの出力電圧はトランジスタＴＲ
４を介して１つに統合された後、トランジスタＴＲ６お
よびＴＲ７を介して開閉制御信号φ１０Ａおよびφ１０
Ｂに伝達される。したがって、開閉制御信号φ１０Ａお
よびφ１０ＢはいずれもＨレベルとなる。その結果、第
１および第２ブロックＢＫ１およびＢＫ２におけるすべ
てのトランスファーゲートＴＧ３およびＴＧ４がオン状
態とされる。
【００４６】５１２リフレッシュモードでは、第１およ
び第２ロウデコーダＲＤ１およびＲＤ２がいずれも能動
化されている。そのため、第１および第２のロウデコー
ダＲＤ１およびＲＤ２は、ロウアドレス信号ＲＡ０〜Ｒ
Ａ８に基づいて、それぞれ１本のワード線を選択する。
すなわち、第１ブロックＢＫ１から１本のワード線ＷＬ
が選択され、第２ブロックＢＫから１本のワード線ＷＬ
が選択される。したがって、第１および第２のブロック
ＢＫ１およびＢＫ２の両方において、１行分のメモリセ
ルＭＣのデータが各ビット線対ＢＬ，／ＢＬに読出され
る。このとき、各ブロックＢＫ１およびＢＫ２における
すべてのセンスアンプＳＡが活性化されているため、各
ビット線対ＢＬ，／ＢＬに読出されたデータは対応する
センスアンプＳＡによって増幅されてリフレッシュされ
る。第１および第２ロウデコーダＲ１およびＲＤ２がそ
れぞれワード線の選択を５１２回繰返すと、メモリセル
アレイＭＣＡ全体のリフレッシュが完了する。
び第２ロウデコーダＲＤ１およびＲＤ２がいずれも能動
化されている。そのため、第１および第２のロウデコー
ダＲＤ１およびＲＤ２は、ロウアドレス信号ＲＡ０〜Ｒ
Ａ８に基づいて、それぞれ１本のワード線を選択する。
すなわち、第１ブロックＢＫ１から１本のワード線ＷＬ
が選択され、第２ブロックＢＫから１本のワード線ＷＬ
が選択される。したがって、第１および第２のブロック
ＢＫ１およびＢＫ２の両方において、１行分のメモリセ
ルＭＣのデータが各ビット線対ＢＬ，／ＢＬに読出され
る。このとき、各ブロックＢＫ１およびＢＫ２における
すべてのセンスアンプＳＡが活性化されているため、各
ビット線対ＢＬ，／ＢＬに読出されたデータは対応する
センスアンプＳＡによって増幅されてリフレッシュされ
る。第１および第２ロウデコーダＲ１およびＲＤ２がそ
れぞれワード線の選択を５１２回繰返すと、メモリセル
アレイＭＣＡ全体のリフレッシュが完了する。
【００４７】以上説明したごとく、５１２リフレッシュ
モードては、第１および第２ブロックＢＫ１およびＢＫ
２のリフレッシュが同時に行なわれる。そのため、リフ
レッシュサイクル数は１０２４リフレッシュモードの半
分すなわち５１２回になる。したがって、５１２リフレ
ッシュが達成される。
モードては、第１および第２ブロックＢＫ１およびＢＫ
２のリフレッシュが同時に行なわれる。そのため、リフ
レッシュサイクル数は１０２４リフレッシュモードの半
分すなわち５１２回になる。したがって、５１２リフレ
ッシュが達成される。
【００４８】ブースト回路ＢＣは、１０２４リフレッシ
ュモードではブース用キャパシタＣａのみを用いて開閉
制御信号を発生し、５１２リフレッシュモードではブー
スト用キャパシタＣａおよびＣｂを用いて開閉制御信号
を発生している。このように、１０２４リフレッシュモ
ードと５１２リフレッシュモードとでブースト用キャパ
シタの容量値を切換えるようにしたのは、以下の理由に
よる。１０２４リフレッシュでは、第１および第２ブロ
ックＢＫ１およびＢＫ２のいずれかのブロックにおける
トランスファーゲートＴＧ３およびＴＧ４を駆動すれば
よい。これに対し、５１２リフレッシュモードでは、第
１および第２ブロックＢＫ１およびＢＫ２の両方におけ
る各トランスファーゲートＴＧ３およびＴＧ４を駆動し
なければならない。したがって、５１２リフレッシュモ
ードで駆動しなければならないトランスファーゲートＴ
Ｇ３およびＴＧ４の組数は、１０２４リフレッシュモー
ドで駆動しなければならないトランスファーゲートＴＧ
３およびＴＧ４の組数の倍になる。各トランスファーゲ
ートＴＧ３およびＴＧ４は、当然に配線容量や浮遊容量
を有しているため、５１２リフレッシュモード時におけ
る開閉制御信号の駆動能力は１０２４リフレッシュモー
ド時の開閉制御信号の駆動能力のほぼ２倍を必要とす
る。もし、ブースト回路ＢＣにおけるブースト容量の容
量値を１０２４リフレッシュモード時に最適の値に選ん
だとすると、５１２リフレッシュモード時における開閉
制御信号の駆動能力が小さくなりすぎ、回路動作に支障
をきたす。逆に、ブースト回路ＢＣにおけるブースト容
量の容量値を５１２リフレッシュモードにおける最適値
に選んだとすると、ブースト容量の容量値が大きくなり
すぎ、１０２４リフレッシュモード時に無駄な消費電力
が発生する。そこで、図１に示す実施例では、１０２４
リフレッシュモードと５１２リフレッシュモードとでブ
ースト回路ＢＣにおけるブースト容量の容量値を切換え
ることにより、ブースト容量の容量値を常に最適な値に
選び、消費電力の低減を図っている。
ュモードではブース用キャパシタＣａのみを用いて開閉
制御信号を発生し、５１２リフレッシュモードではブー
スト用キャパシタＣａおよびＣｂを用いて開閉制御信号
を発生している。このように、１０２４リフレッシュモ
ードと５１２リフレッシュモードとでブースト用キャパ
シタの容量値を切換えるようにしたのは、以下の理由に
よる。１０２４リフレッシュでは、第１および第２ブロ
ックＢＫ１およびＢＫ２のいずれかのブロックにおける
トランスファーゲートＴＧ３およびＴＧ４を駆動すれば
よい。これに対し、５１２リフレッシュモードでは、第
１および第２ブロックＢＫ１およびＢＫ２の両方におけ
る各トランスファーゲートＴＧ３およびＴＧ４を駆動し
なければならない。したがって、５１２リフレッシュモ
ードで駆動しなければならないトランスファーゲートＴ
Ｇ３およびＴＧ４の組数は、１０２４リフレッシュモー
ドで駆動しなければならないトランスファーゲートＴＧ
３およびＴＧ４の組数の倍になる。各トランスファーゲ
ートＴＧ３およびＴＧ４は、当然に配線容量や浮遊容量
を有しているため、５１２リフレッシュモード時におけ
る開閉制御信号の駆動能力は１０２４リフレッシュモー
ド時の開閉制御信号の駆動能力のほぼ２倍を必要とす
る。もし、ブースト回路ＢＣにおけるブースト容量の容
量値を１０２４リフレッシュモード時に最適の値に選ん
だとすると、５１２リフレッシュモード時における開閉
制御信号の駆動能力が小さくなりすぎ、回路動作に支障
をきたす。逆に、ブースト回路ＢＣにおけるブースト容
量の容量値を５１２リフレッシュモードにおける最適値
に選んだとすると、ブースト容量の容量値が大きくなり
すぎ、１０２４リフレッシュモード時に無駄な消費電力
が発生する。そこで、図１に示す実施例では、１０２４
リフレッシュモードと５１２リフレッシュモードとでブ
ースト回路ＢＣにおけるブースト容量の容量値を切換え
ることにより、ブースト容量の容量値を常に最適な値に
選び、消費電力の低減を図っている。
【００４９】（３） 内部リフレッシュモード時の動作 前述したように、内部リフレッシュモードは、外部から
のアドレス信号に依存せずに、半導体記憶装置の内部で
アドレス信号を発生してリフレッシュを行なうモードで
ある。この内部リフレッシュモードは、たとえばロウア
ドレスストローブ信号／ＲＡＳおよびコラムアドレスス
トローブ信号／ＣＡＳが、通常とは異なるタイミングで
入力されたときに起動される。たとえば、ロウアドレス
ストローブ信号／ＲＡＳが立下がる前にコラムアドレス
ストローブ信号／ＣＡＳが立下がったこと（このような
状態を、通常、ＲＡＳビフォアＣＡＳと称している）に
応答して起動される。タイミングジェネレータＴＧは、
ＲＡＳビフォアＣＡＳを検出すると、タイミング信号φ
３にパルスを１つ出力する。リフレッシュアドレスカウ
ンタＲＡＣは、タイミング信号φ３のパルスに応答し
て、インクリメントされる。リフレッシュアドレスカウ
ンタＲＡＣは、１０ビットのバイナリカウンタによって
構成され、その出力は擬似的なロウアドレス信号ＲＡ０
〜ＲＡ９として図１の半導体記憶装置の各回路に与えら
れる。したがって、図１に示す半導体記憶装置は、リフ
レッシュアドレスカウンタＲＡＣから出力されるロウア
ドレス信号に応答して動作する。このとき、図１に示す
半導体記憶装置が１０２４リフレッシュモードに切換え
られていると、メモリセルアレイＭＣＡの中から１本の
ワード線が選択されて、その選択されたワード線に属す
る各メモリセルＭＣの記憶情報がリフレッシュされる。
一方、図１の半導体記憶装置が５１２リフレッシュモー
ドに切換えられている場合は、第１および第２ブロック
ＢＫ１およびＢＫ２の両方から１本ずつワード線ＷＬが
選択され、それらワード線ＷＬに属する各メモリセルＭ
Ｃの記憶情報がリフレッシュされる。タイミングジェネ
レータＴＧは、ＲＡＳビフォアＣＡＳを検出するごと
に、リフレッシュアドレスカウンタＲＡＣのカウント値
をインクリメントする。これによって、リフレッシュア
ドレスカウンタＲＡＣから出力される擬似的なロウアド
レス信号が更新される。
のアドレス信号に依存せずに、半導体記憶装置の内部で
アドレス信号を発生してリフレッシュを行なうモードで
ある。この内部リフレッシュモードは、たとえばロウア
ドレスストローブ信号／ＲＡＳおよびコラムアドレスス
トローブ信号／ＣＡＳが、通常とは異なるタイミングで
入力されたときに起動される。たとえば、ロウアドレス
ストローブ信号／ＲＡＳが立下がる前にコラムアドレス
ストローブ信号／ＣＡＳが立下がったこと（このような
状態を、通常、ＲＡＳビフォアＣＡＳと称している）に
応答して起動される。タイミングジェネレータＴＧは、
ＲＡＳビフォアＣＡＳを検出すると、タイミング信号φ
３にパルスを１つ出力する。リフレッシュアドレスカウ
ンタＲＡＣは、タイミング信号φ３のパルスに応答し
て、インクリメントされる。リフレッシュアドレスカウ
ンタＲＡＣは、１０ビットのバイナリカウンタによって
構成され、その出力は擬似的なロウアドレス信号ＲＡ０
〜ＲＡ９として図１の半導体記憶装置の各回路に与えら
れる。したがって、図１に示す半導体記憶装置は、リフ
レッシュアドレスカウンタＲＡＣから出力されるロウア
ドレス信号に応答して動作する。このとき、図１に示す
半導体記憶装置が１０２４リフレッシュモードに切換え
られていると、メモリセルアレイＭＣＡの中から１本の
ワード線が選択されて、その選択されたワード線に属す
る各メモリセルＭＣの記憶情報がリフレッシュされる。
一方、図１の半導体記憶装置が５１２リフレッシュモー
ドに切換えられている場合は、第１および第２ブロック
ＢＫ１およびＢＫ２の両方から１本ずつワード線ＷＬが
選択され、それらワード線ＷＬに属する各メモリセルＭ
Ｃの記憶情報がリフレッシュされる。タイミングジェネ
レータＴＧは、ＲＡＳビフォアＣＡＳを検出するごと
に、リフレッシュアドレスカウンタＲＡＣのカウント値
をインクリメントする。これによって、リフレッシュア
ドレスカウンタＲＡＣから出力される擬似的なロウアド
レス信号が更新される。
【００５０】以上、図１に示す実施例のリフレッシュモ
ード時における動作を説明したが、データの書込みおよ
び読出し動作は通常のＤＲＡＭとほぼ同様に行なわれ
る。ただし、出力バッファＩＯＢは、ボンディングパッ
ドＩＯＢＰを、ロウアドレス信号の最上位ビット信号Ｒ
Ａ９の論理に応じて、入出力線対ＩＯＬ１，ＩＯＬ２の
いずれか一方に選択的に接続する。これによって、図１
に示す半導体記憶装置が１０２４リフレッシュモード，
５１２リフレッシュモードのいずれに切換えられていて
も、読出しおよび書込みデータを支障なく入出力するこ
とができる。
ード時における動作を説明したが、データの書込みおよ
び読出し動作は通常のＤＲＡＭとほぼ同様に行なわれ
る。ただし、出力バッファＩＯＢは、ボンディングパッ
ドＩＯＢＰを、ロウアドレス信号の最上位ビット信号Ｒ
Ａ９の論理に応じて、入出力線対ＩＯＬ１，ＩＯＬ２の
いずれか一方に選択的に接続する。これによって、図１
に示す半導体記憶装置が１０２４リフレッシュモード，
５１２リフレッシュモードのいずれに切換えられていて
も、読出しおよび書込みデータを支障なく入出力するこ
とができる。
【００５１】なお、この発明の一実施例として１Ｍビッ
トの半導体記憶装置を示したが、この発明は、その他の
記憶容量を有する半導体記憶装置にももちろん適用可能
である。
トの半導体記憶装置を示したが、この発明は、その他の
記憶容量を有する半導体記憶装置にももちろん適用可能
である。
【００５２】また、以上説明した実施例は、１０２４リ
フレッシュモードと５１２リフレッシュモードとの切換
えが行なえるように構成されているが、この発明はこれ
に限定されることなく、他のリフレッシュモードへの切
換えが行なえるようにしてもよい。
フレッシュモードと５１２リフレッシュモードとの切換
えが行なえるように構成されているが、この発明はこれ
に限定されることなく、他のリフレッシュモードへの切
換えが行なえるようにしてもよい。
【００５３】また、図１に示す実施例では、ボンディン
グパッドＶＢＰをパッケージＰＡＫの電源端子ＶＴにワ
イヤボンディングするか否かに応じてリフレッシュモー
ドの切換えを行なうようにしているが、ボンディングパ
ッドＶＢＰをパッケージＰＡＫの特定の端子に常時ワイ
ヤボンディングしておき、外部からその特定の端子に与
える電圧を切換えることによって、半導体記憶装置内部
のリフレッシュモードを切換えるようにしてもよい。
グパッドＶＢＰをパッケージＰＡＫの電源端子ＶＴにワ
イヤボンディングするか否かに応じてリフレッシュモー
ドの切換えを行なうようにしているが、ボンディングパ
ッドＶＢＰをパッケージＰＡＫの特定の端子に常時ワイ
ヤボンディングしておき、外部からその特定の端子に与
える電圧を切換えることによって、半導体記憶装置内部
のリフレッシュモードを切換えるようにしてもよい。
【００５４】
【発明の効果】以上説明したように、この発明によれ
ば、半導体記憶装置のリフレッシュモードのサイクル数
を任意に切換えることができ、既存のシステムに対する
互換性を向上することができる。また、メーカー側で
は、同一容量の半導体記憶装置に対して複数種類の製品
を準備する必要がなく、製品コストの低減を図ることが
できる。
ば、半導体記憶装置のリフレッシュモードのサイクル数
を任意に切換えることができ、既存のシステムに対する
互換性を向上することができる。また、メーカー側で
は、同一容量の半導体記憶装置に対して複数種類の製品
を準備する必要がなく、製品コストの低減を図ることが
できる。
【図１】この発明の一実施例の構成を示すブロック図で
ある。
ある。
【図２】図１に示す実施例の一部分の、特にロウデコー
ダＲＤおよびワード線駆動回路ＷＤ付近のより詳細な構
成を示す図である。
ダＲＤおよびワード線駆動回路ＷＤ付近のより詳細な構
成を示す図である。
【図３】図１に示す実施例の一部分の、特にメモリセル
アレイ部分のより詳細な構成を示す図である。
アレイ部分のより詳細な構成を示す図である。
【図４】図１に示すリフレッシュモード切換信号発生回
路ＲＭＧのより詳細な構成を示す回路図である。
路ＲＭＧのより詳細な構成を示す回路図である。
【図５】図１におけるリフレッシュモード切換回路ＲＭ
Ｓのより詳細な構成を示す論理回路図である。
Ｓのより詳細な構成を示す論理回路図である。
【図６】図５に示すリフレッシュモード切換回路の動作
を説明するための図である。
を説明するための図である。
【図７】図２における第１ロウデコーダＲＤ１の１本の
ワード線についての回路構成を示す図である。
ワード線についての回路構成を示す図である。
【図８】図１におけるブースト回路ＢＣのより詳細な構
成を示す回路図である。
成を示す回路図である。
【図９】図１におけるワード線駆動回路ＷＤの動作を説
明するための波形図である。
明するための波形図である。
【図１０】図７におけるトランジスタＴＲ２の断面構造
を示す図である。
を示す図である。
【図１１】従来の１ＭビットのＤＲＡＭにおけるリフレ
ッシュ動作を説明するための模式図である。
ッシュ動作を説明するための模式図である。
【図１２】従来の４ＭビットのＤＲＡＭにおけるリフレ
ッシュ動作を説明するための模式図である。
ッシュ動作を説明するための模式図である。
ＰＡＫ…パッケージ ＶＴ…電源端子 １…半導体チップ ＴＧ…タイミングジェネレータ ＭＣＡ…メモリセルアレイ ＲＤ…ロウデコーダ ＷＤ…ワード線駆動回路 ＣＤ…コラムデコーダ ＲＭＧ…リフレッシュモード切換信号発生回路 ＲＭＳ…リフレッシュモード切換回路 ＢＣ…ブースト回路 ＳＡＥＧ…センスアンプ活性化信号発生回路
Claims (1)
- 【請求項１】 複数のワード線と、これらワード線と交
差して配置された複数のビット線対と、前記ワード線と
前記ビット線対との各交点に配置された複数のメモリセ
ルとを含むメモリセルアレイを備え、リフレッシュモー
ドにおいて各前記メモリセルの記憶情報をリフレッシュ
する半導体記憶装置であって、 ロウアドレス信号に応答して、前記ワード線の選択を行
なうワード線選択手段、 コラムアドレス信号に応答して、前記ビット線対の選択
を行なうビット線対選択手段、 外部からの指示に応答して、リフレッシュモードの種類
を切換えるためのリフレッシュモード切換信号を発生す
るリフレッシュモード切換信号発生手段、および 前記リフレッシュモード切換信号に応答して、前記ワー
ド線選択手段がリフレッシュモード時において同時に選
択するワード線の本数を切換制御するリフレッシュモー
ド切換制御手段を備える、半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3202882A JP2794138B2 (ja) | 1991-08-13 | 1991-08-13 | 半導体記憶装置 |
| KR1019920013923A KR950009229B1 (ko) | 1991-08-13 | 1992-08-03 | 반도체 기억장치 |
| US07/924,878 US5373475A (en) | 1991-08-13 | 1992-08-06 | Semiconductor device in which the number of word lines selected simultaneously in a refresh mode is externally selectable and method of manufacturing the same |
| DE69224245T DE69224245T2 (de) | 1991-08-13 | 1992-08-12 | Halbleiter-Speichereinrichtung |
| EP92113765A EP0528352B1 (en) | 1991-08-13 | 1992-08-12 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3202882A JP2794138B2 (ja) | 1991-08-13 | 1991-08-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0547176A true JPH0547176A (ja) | 1993-02-26 |
| JP2794138B2 JP2794138B2 (ja) | 1998-09-03 |
Family
ID=16464769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3202882A Expired - Lifetime JP2794138B2 (ja) | 1991-08-13 | 1991-08-13 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5373475A (ja) |
| EP (1) | EP0528352B1 (ja) |
| JP (1) | JP2794138B2 (ja) |
| KR (1) | KR950009229B1 (ja) |
| DE (1) | DE69224245T2 (ja) |
Cited By (1)
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| JP5146457B2 (ja) * | 2007-10-05 | 2013-02-20 | 富士通株式会社 | 情報処理装置、記憶部制御装置、記憶部制御方法 |
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| JP2967021B2 (ja) * | 1993-01-25 | 1999-10-25 | 株式会社東芝 | 半導体メモリ装置 |
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| JP3090833B2 (ja) * | 1993-12-28 | 2000-09-25 | 株式会社東芝 | 半導体記憶装置 |
| JP3426693B2 (ja) * | 1994-03-07 | 2003-07-14 | 株式会社日立製作所 | 半導体記憶装置 |
| US5442588A (en) * | 1994-08-16 | 1995-08-15 | Cirrus Logic, Inc. | Circuits and methods for refreshing a dual bank memory |
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| KR100372245B1 (ko) * | 1995-08-24 | 2004-02-25 | 삼성전자주식회사 | 워드라인순차제어반도체메모리장치 |
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| KR102441031B1 (ko) * | 2016-04-01 | 2022-09-07 | 에스케이하이닉스 주식회사 | 리프레쉬 제어 장치 및 이를 포함하는 반도체 장치 |
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