JPH03145379A - 画像表示装置用回路配置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、入ビデオ信号用ビデオ信号処理回路と、画像
表示スクリーン上の水平走査のための基準信号を発生す
るライン同期回路とを具え、該ライン同期回路は前記基
準信号及び該基準信号の周波数に結合された周波数を有
する前記ビデオ信号処理回路用クロック信号を発生する
信号発生器と、該信号発生器を制御する位相制御ループ
とを具え、該位相制御ループは、入ビデオ信号中に存在
するライン同期信号を受信する第１入力端子及び前記基
準信号を受信する第２入力端子と、ループフィルタを経
て前記信号発生器の制御入力端子に結合された出力端子
とを有し該制御入力端子に制御信号を供給する位相弁別
回路を具え、前記基準信号は該位相制御ループの同期状
態においてライン同期信号と同一の周波数及びほぼ同一
の位相になるようにした画像表示装置用回路配置に関す
るものである。

（従来の技術） ビデオ信号、例えばカラーテレビジョン信号を処理する
このような回路配置はオランダ国特許願第８８０１４１
５号（特開平２−１４８９８５号）に提案されている。

この出願に記載されているビデオ信号処理回路はクロッ
ク信号によりビデオ情報をサンプリングし、記憶し、処
理し、読出すディジタル回路である。クロック信号の周
波数を基準信号の周波数に結合させて順次のラインのサ
ンプルが表示スクリーン上に順次上から下へ表示される
ようにし、その結果としてビデオ情報の前記処理、例え
ば内挿を簡単に実行し得るようにしている。

（発明が解決しようとする課題） しかし、ライン周波数が一定に維持されているとき（同
期状Ｂ）でも、基準信号の周波数が妨害されることがあ
り、即ちこの周波数がライン同期信号中に存在するパル
スの発生中に妨害されることがあることが確かめられて
いる。実際上、位相制御ループの同期状態において位相
弁別器の出力信号はライン同期パルスの第１半部中、同
期パルス間の該信号のほぼ一定値に対し一方の極性を有
すると共に同期パルスの第２半部中他方の極性を有する
。同期パルス後、この出力信号は同期パルス前と同一の
値を示す。また、位相制御ループの非同期状態において
は同期パルスの発生後の信号の値が同期パルス前の値に
等しくならないで発振器の周波数及び／又は位相が制御
され、この場合にも妨害が存在する。このように制御信
号は基準信号の周波数及び従って位相の変化を生ずるリ
プルを有すること明らかである。位相弁別器の入力信号
間に位相差がない場合にはこの位相シフトは１ライン周
期にならせば実際上零である。上記の妨害は例えば特開
平１−１４７９６９号に記載されている。

斯るライン位相制御ループの多くの用途においては、上
述の妨害はあまり問題にならないが、高画質画像表示装
置においては、この妨害が許容し得ない表示エラーを発
生し得る。実際上、ビデオ情報処理は遅延をともない、
その結果としてビデオ情報が入ビデオ信号のライン同期
パルスの発生中も読出され、この期間中上述の妨害によ
りクロックが妨害されるのでこの読出しが妨害される。

例えば妨害により生じる位相シフトを時間に換算してラ
イン周期中５ｎｓ以下にする必要があるという要件が課
される場合、慣例のライン位相制御ループは遥かに大き
な妨害を生じ、例えばフィリップス社のＴＤＡ２５７９
型集積回路の型合積回路１４ｎｓの位相シフトを生じ、
従ってこれら位相制御ループは容易に使用し得ない。

上述のりプル妨害は位相制御ループに対し大きな時定数
を選択することにより低減し得るが、この場合ループの
ロックイン動作が悪くなる。この妨害の悪影響はビデオ
情報をライン同期パルスの発生中読出し得ないようにす
ることによた防止することができる。しかし、これは追
加のメモリを特徴とする特開昭５９−６６２７０号に開
示されている回路は、制御ループの同期状態において基
準信号をライン同期パルスの前縁に制御する切換え手段
を具えている。この場合には妨害は基準信号により供給
され、この信号のパルスが短かくなるほど小さくなる。

この既知の回路の欠点は、制御情報が同期パルスの一方
のエツジでのみ与えられるために雑音特性が悪く、且つ
切換え中に位相誤差が発生する点にある。他の可能な方
法は最初に制御信号をサンプルし、これを１ライン周期
に亘って保持して信号発生器の制御信号及び従って周波
数を一定に保つものである。しかし、位相誤差を１ライ
ンにつき１度決定するだけであるため制御ループは予め
サンプリング特性を有している。この第２サンプリング
動作は二次ループを三次ループに変換し、特に高速ルー
プにおいて極めて悪いステップ応答を生ずる。そしてこ
のループは許容し得ない発振を始める。

本発明の目的は上述した妨害がビデオ情報表示に悪い結
果を与えないようにした上述したタイプの回路配置を提
供することにある。

（課題を解決するための手段） この目的のために、本発明の回路配置においては、ライ
ン同期信号のパルスの発生中に基準信号の周波数に等し
いくり返し周波数を有する補償信号を発生する補償回路
を前記信号発生器に結合し、その補償信号を前記信号発
生器の制御入力端子に供給して該入力端子における信号
が前記位相制御ループの同期状態においてライン同期信
号の同期状態中ほぼ一定になるようにしたことを特徴と
する。

この手段はライン同期パルスの発生中にリプルのような
時間に伴う変化を有する補償信号を発生する。正しい設
計の場合にはこのリプルが位相弁別器の出力信号中のり
プルを相殺し、信号発生器の制御入力端子における信号
が位相制御ループの同期状態中ほぼ一定になる。基準信
号の周波数は実際上変化せず、従ってビデオ処理用のク
ロック信号周波数も変化しない。大同期信号と基準信号
との間に位相誤差がる場合には、制御信号に変化が生じ
、従って追加の位相シフトが生じるが、この場合には信
号発生器の周波数をライン中一定にする要件は適用され
ない。位相誤差は信号発生器が正しい周波数及びほぼ正
しい位相になるまで表示画像に現われる。これら位相誤
差はクロック誤差に波及する。補償信号の位相は全ての
状況下において基準信号に対し固定されているｈめ、補
償信号が制御信号に与える寄与分は一定であり、この信
号は位相制御ループの動作に何の影響も与えない。

本発明の回路配置においては、前記位相弁別回路は前記
信号発生器から、前記位相制御ループの同期状態におい
てライン同期パルスとほぼ同時に発生すると共にライン
同期パルスと同一の持続時間を有する第２信号を受信す
る第３入力端子を有し、前記位相弁別回路の出力端子の
信号が前記補償信号を含むようにする。この手段により
補償信号は位相弁別回路自体により発生される。

本発明回路配置の簡単な実施例では、前記位相弁別回路
は第１及び第２の位相弁別器を具え、第１弁別器は当該
位相別別回路の第１入力端子である第１入力端子及び当
該位相別別回路の第２入力端子である第２入力端子を有
し、第２弁別器は当該位相別別回路の第３入力端子であ
る第１入力端子及び当該位相別別回路の第２入力端子に
結合された第２入力端子を有し、両側別器の出力端子を
相互結合して当該位相別別回路の出力端子に結合する。

正しく設計されている場合、第２位相弁別器は第１位相
弁別器の出力信号を補償する信号を発生するため、制御
信号にリプルが生ずることはない。

両位相弁別器は簡単に合体することができる。

この場合には、前記位相弁別回路は、当該回路の第１及
び第２入力端子の信号により制御されその出力電流を蓄
積素子に供給する第１電流源と、当該回路の第２及び第
３入力端子の信号により制御されその出力電流を前記蓄
積素子から引き出す第２電流源とを具え、前記蓄積素子
に存在する電荷が前記信号発生器の制御入力端子に供給
すべき制御信号を構成するようにする。

以下、図面を参照して本発明の詳細な説明する。

第１図において、１は位相弁別器を示す。この位相弁別
器１の第１入力端子Ａにはパルス状のライン同期信号５
ｙｎｃが供給され、その第２入力端子Ｂには可制御信号
発生器２から発する矩形基準信号Ｒａｆが供給される。

両人力信号間の位相差を表わす信号が、後述する段を経
て点りに接続された弁別器ｌの出力端子に発生し、この
信号は点りと大地との間に接続されたループフィルタ３
により平滑される。フィルタ３は、例えば１０μＦの直
列キャパシタＣ１と、１００ｎＦのキャパシタＣ２及び
８２０Ωの抵抗Ｒの並列回路とを具える。このフィルタ
の両端間に存在する電圧■が制御信号であり、これを信
号発生器２の制御入力端子Ｅに供給して信号Ｒ，ｆの周
波数及び／又は位相を制御する。

素子１．２及び３は既知のタイプの位相制御ループを構
成する。このような制御ループはオランダ国特許願第８
７０２５３８号（特開平１−２６７３３２号）に開示さ
れている。点Ａ及びＢの信号間の位相差が零でない非同
期状態では信号発生器２が、前記位相差が若干時間後に
ほぼ零になるまで補正される。こうして得られた同期状
態では信号Ｒ，ｆは大ライン同期信号と同一の周波数及
びほぼ同一の位相を有する。この回路配置は、図を簡単
とするために図示してないが、当該回路配置の動作を改
善するためのいくつかの回路段、例えばライン周期の一
部中位相弁別器をエネーブルするゲートパルスを発生す
るゲートパルス発生器及び点Ａ及びＢの信号を受信し同
期状態を固定すると共に回路配置の種々の部分を切り換
える一致検出器も具えることもできる。信号Ｒ，ｆは、
信号Ｒ，，を既知のように処理して画像表示管のライン
（水平）偏向に好適な信号を得る第１図に示されていな
い他の回路、例えばライン偏向回路Ｈにおいて発生し得
る位相誤差を除去する第２位相制御ループにも供給され
る。信号発生器２は複数の局部信号を発生する。これら
信号の１つは公称周波数がライン周波数である信号Ｒ０
，である。信号発生器２により発生される他の信号はビ
デオ信号処理段８のためのクロック信号であり、このク
ロック信号周波数はライン周波数の多数倍である。信号
発生器は例えば電圧制御ライン発振器とクロック信号発
振器の組合せとして、又は高周波数を有するクロック信
号発生器として実現することができる。後者の場合には
クロック信号発振器と点Ｂとの間の線路内に分周回路を
配置して信号Ｒ０を発生させる。ビデオ信号処理段８は
入ビデオ信号を受信する。このビデオ信号はライン同期
信号５ｙｎｃを既知のように分離する同期信号分離器７
にも供給され、この分離された同期信号が点Ａに供給さ
れる。

第２図は位相制御ループの同期状態におけるいくつかの
信号の波形を示し、即ち信号発生器２からの信号Ｒ，ｆ
を第２図のａに、入ライン同期信号５ｙｎｃをｂに、位
相弁別器１の出力電流■をＣにそれぞれ示す。第２図ｄ
はこの回路のループフィルタ３による積分の結果、即ち
制御電圧■を示す。

信号Ｒｅｆは同期パルスの中心とほぼ一致する瞬時に立
下り縁を有している。同期パルスの発生後電流Ｉはほぼ
一定の値になる。この値と比較して電流Ｉは同期パルス
の第１半部中正値になると共に第２半部中は第１半部中
とほぼ同一の値の負値になる。第２ｄ図の電圧も、同期
パルス間では一定である。同期パルスの発生中、電圧■
はパルスの中心に対し対称なほぼ三角形になる。このリ
プルの正確な形状は複数のｅの累乗の和から成る。同期
パルスの発生中、このリプルは基準信号の周波数の変化
を生ぜしめ、この変化はその電圧変化に比例する。これ
から、点Ｂの信号の周波数及び従って位相の変化が妨害
されること明らかである。１ライン周期に亘る周波数の
平均値は公称ライン周波数に等しく、同期パルス間のイ
ンターバルでは周波数が公称値から僅かに偏移するだけ
であり、このスタティンク誤差は小さく且つ全てのライ
ン周期及び従って表示スクリーンに書込まれる全てのラ
インに対し同一であるため悪い結果を発生しない。

第２ｅ図は信号Ｒ，ｆの位相φの公称値に対する変化を
示し、この変化は周波数変化の積分により得られる。本
例では、三角形による近似を用いる。

同期パルス間のインバータではφはほぼ直線的に変化す
る。同期パルスの発生中、第２ｅ図の曲線は周波数誤差
が零になる瞬時に最小値及び最大値を有し、周波数誤差
が最大になるパルスの中心において最大勾配を有する。

ループの同期状態においては結合位相誤差はエライン周
期にならすと零でり、第２ｅ図の曲線は零軸に対し対称
になる。

最大位相誤差は次のように計算することができる。フィ
リップスのタイプＴＤＡ２５７９の集積回路を用いる場
合、弁別器１の電流は最大で２ｍＡであり、且つ発振器
２の定数に０は約４０００　ｒｃ　ｒａｄ／Ｖ　−ｓで
ある。ライン同期パルスの第１半部中、即ち約ｔ　＝２
．３５ＩＩＳ（ヨーロッパテレビジョン標準方式）中、
電圧■は約Ｉ　−ｔ／Ｃ２に等しく、この妨害による位
相シフトはこの電圧の積分値のＫ。倍、即ちに０弓・ｔ
”／２Ｃ２＝６９．４Ｘ１０−Ｓｒａｄになる。この位
相シフトに対応する時間誤差はこの結果を角周波数、即
ち２πＸ　１５６２５ｒａｄ／ｓで割算することにより
得られ、約７ｎｓになる。従って妨害は同期パルス全体
に対し１４ｎｓになり、これは許容し得る５ｎｓより大
きい。従って、ビデオ情報の不正確な表示を与える誤差
が処理段８のクロック信号周波数に発生する。

（実施例） 二の誤差を除去するために、第１図の回路配置は第２位
相弁別器４を具える。この位相弁別器の第１入力端子Ｃ
には信号発生器２から第２信号５ｙｎｃ”が供給される
。この信号は入力端子Ａの大ライン同期パルスとほぼ同
一の周期を有するパルスを含むと共に信号発生器２から
の第１信号Ｒ０に対し固定の位相関係を有し、即ち信号
５ｙｎｃは素子１．２及び３を有する制御ループの同期
状態では信号５ｙｎｃと同一の位相を有する。信号Ｒ９
ｆをインバータ段５により反転し、得られた信号を弁別
器４の第２入力端子に供給する。弁別器１及び４からの
それぞれの出力信号を加算段６の入力端子に供給し、こ
の加算段の出力端子を前述の点りに接続する。素子１．
４．５及び６は入力端子Ａ、Ｂ及びＣと出力端子りを有
する位相弁別回路９を構成する。弁別出力信号が電流の
場合には加算段６をノードにすることができる。

第３図ａは、信号Ｒ，ｆを、ｂは信号５ｙｎｃを、Ｃは
弁別器ｌの出力電流１１を、ｄは信号５ｙｎｃ＊を、ｅ
は弁別器４の出力電流■２を、ｆは加算段６により得ら
れる電流Ｉｆ　＋　Ｉ２を、ｇは信号発生器２の制御端
子Ｅに得られる制御電圧■をそれぞれ時間の関数として
示している。また、図の左側は制御ループの同期状態に
おける波形を、右側は非同期状態における波形を示して
いる。この図の左側部分から明らかなように、電流１１
及びＩ２は同期パルス中その第１半部及び第２半部にお
いて互に反対極性を有する。適切な設計の場合には、こ
れら電流は互に正確に相殺し合い、これらの電流の和は
零になるため電圧Ｖには、最早リプルが生じない。従っ
て、信号Ｒｔｒｆの周波数はライン周期の全期間中変化
せず、位相誤差は発生しない。従って、クロック信号に
も位相誤差は発生しない。

第３図の右側に示す制御ループの非同期状態においては
第３図すの信号５ｙｆｉＣが第３図ａの信号Ｒａｆに対
し非対称になる。この状態では信号５ｙｎｃと信号５ｙ
ｔｔｃ”が同一の位相にならず、これは信号５ｙｎｃ”
の位相は信号Ｒ１１ｆに対し固定されているためである
。信号発生器２からの信号の発生中、大部分の時間中、
和１１＋Ｉ２は零であり、電圧Ｖは変化しない。第３ｇ
図から明らかなように、電圧■は信号ｓｙ＋ｔｃのパル
スと信号５ｙｒｔｃ”のパルスが一致しないインターバ
ル中変化し、これにより追加の位相シフトが発生するが
、この場合には信号発生器２の周波数をライン周期中一
定にする要件は適用されない。同期パルス間のインター
バル中、電圧Ｖは信号発生器の周波数及び位相を所望の
値に制御するのに必要な値を有しており、点Ａ及びＢの
信号間の位相偏差により生ずる位相誤差が電圧■のリプ
ルによる追加の位相シフトに波及する。

信号５ｙｎｃ”の位相位置は全ての状況の下で信号Ｒ，
ｆに対し固定されているため、及び電流■２は前記位相
偏差に無関係であるため、信号５ｙｆｉどが制御電圧■
に与える寄与分は一定であり、弁別器４は制御ループの
動作に影響を与えない。最悪の場合には、電流■２の平
均値が零でない場合に同期状態において小さなスタティ
ック誤差が発生し得るが、この誤差は上述したスタティ
ック誤差と同様に殆ど取るに足らないものである。しか
し、ロックイン中この誤差はラインごとに増大する周波
数偏差を生せしめる。従って、若干時間後に信号発生器
が最早ロックインしなくなることが起り得る。これがた
め弁別器４はこのような誤差を発生し得ないように設計
する必要がある。安全のために、上述した一致検出器に
よりこの弁別器をロックイン中スイッチオフすることに
よりこの誤差が発生しないようにすることができる。こ
のように、信号ＳＦＩ’ｌｅが存在しないときは弁別器
４を不作動にする。

信号５ｙｎｅ”のパルスの持続時間が信号Ｓ、７６のパ
ルスの持続時間に常に等しいことは保証できないこと明
らかである。これは、第１に、ライン同期パルスはテレ
ビジョン標準規格内で種々の持続時間を有し得るため、
及び第２に、回路配置内の種々の素子のトレランス、特
に分離器７のトレランスのためである。第４図は第３図
の左側部分のものと同一の波形を示し、第４図ｄのパル
スは第４図すの同期パルスより２６だけ短かい。時間δ
はこのパルスの持続時間Ｔ＝４．９ｕｓに対し小さいも
のとする。この場合、電圧■（第４ｇ図）の最大値は■
・δ／Ｃ２であり、これにより生ずる位相シフトはに。

・Ｉ・δ・Ｔ／Ｃ２＝１．１８Ｘ１０−３Ｘ、δｒａｄ
にほぼ等しくなる。計算すべき積分のために第４ｇ図の
りプルをこの場合には矩形で近似する。ライン周波数に
対しこの位相誤差は約１２×δおの時間誤差に対応する
。これはδが０．４μｓより小さければ５ｎｓより小さ
くなる。第４ｄ図のパルスが第４ｂ図のパルスより僅か
に大きい場合も同様の結果が得られる。従って、信号５
ＶｎＣ”のパルスは同期パルスより０．８　ｔ１ｓ長く
又は短かくすることができる。

標準規格内の変化は僅か±０．２μｓであるから、同期
信号分離器及び信号５ｙｎｅ”の発生手段に対して±０
．６ｎｓの余裕が残されることになる。２つの弁別器の
出力電流間に偏差が存在し得るため、フィルタ３に供給
される電流Ｉｆ　＋　１２は第３ｆ図の左側部分におい
て零にならないことがあること明らかである。前述した
従来例では、２ｍＡが１４ｎｓの位相シフトを発生する
。本発明ではこの偏差の結果として５ｎｓの誤差が発生
するため、誤差は従来の約３０％にすることができる。

以上の考察から弁別器４を具えた補償回路はさほど臨界
的ではない。

第３図から明らかなように、２つの位相弁別器からの電
流１１及び■２は零であるか零でないかのどちらかであ
る。この理由のために、弁別器１及び４を合体させるこ
とができる。第２図から明らかなように、弁別器１は２
つの電流源、即ち信号５ｙｎｃが高レベルで信号Ｒａｆ
が低レベルのときフィルタ３から電流を引き出す第１電
流源と、両信号５ｙｎｃ及びＲ１が同時に高レベルのと
きフィルタ３へ電流を供給する第２電流源とを具えるも
のと考えることができる。これら電流はほぼ同一の強度
にする。第５図は弁別器１及び４を合体した弁別回路４
の回路図を示す。この回路では信号５ｙｎｃをＡＮＤゲ
ート１１及びＡＮＤゲート１４に供給すると共に信号５
ｙｎｃ”をＡＮＤゲート１３及びＡＮＤゲート１６に供
給する。信号Ｒａｆをゲート１１の第２入力端子、イン
バータ段１２、インバータ段１５及びゲート１６の第２
入力端子に供給する。インバータ段１２の出力端子をゲ
ート１３の第２入力端子に接続すると共にインバータ段
１５の出力端子をゲー目４の第２入力端子に接続する。

ゲー）１１の出力端子とゲート１３の出力端子をＯＲゲ
ート１７の入力端子接続し、このゲート１７の出力によ
り電流源１９を制御してこれを駆動させる。同様に、ゲ
ート１４の出力端子及びゲート１６の出力端子をＯＲゲ
ート１８の入力端子に接続し、このゲート１８の出力に
より電流源２０を制御してこれを駆動する。電流源１９
及び２０を相互接続して回路９の出力端子りに接続し、
電流源１９の電流■８が大地から点りへと流れると共に
、電流源２０の電流！、が点りから大地へと流れてフィ
ルタ３のキャパシタをそれぞれ充電及び放電するように
する。電流源１９及び２０の電流はほぼ同一の強さを有
する。第５図から明らかなように、５ｙｎｃが高レベル
でＲａｆが低レベルのとき及びＳｙ、、ど及びＲｅｆが
ともに高レベルのとき！、は零でなく、且つ５ｙｈｃ及
びＲ，ｆがともに高レベルのとき及びＳｙｎどが高レベ
ルでＲａｆが低レベルのとき■、は零でない。得られる
合成電流Ｉ−Ｉｂは第３ｆ図の電流１１＋１２と同一の
変化を示すものとなる。電流ａ１９及び２０はゲートパ
ルスの発生中のみ駆動され、従って信号５ｙｎｅ及びＲ
ｓｆがほぼ同期しているときにのみ駆動される。点Ａに
供給される信号がライン同期パルスの他にフィールドブ
ランギング期間内の等化パルス及びフィールド同期パル
スを有する複合同期信号である場合、等化パルス及びフ
ィールド同期パルスはライン同期パルスと異なる持続時
間を有し妨害を発生し得るので、既知の回路はライン位
相弁別器をフィールド同期回路からの信号によって等化
及びフィールド同期期間中スイッチオフする手段を具え
ている。

本例でも電流源１９及び２０はこの期間中駆動されない
こと明らかである。簡単のために第５図は該当する回路
部分を示していない。第１図において回路９の入力端子
Ｆから弁別器１及び４への供給線はこれら弁別器を不作
動にする信号の供給線である。

本発明はライン同期パルスにより発生する妨害の補償を
与えるものである。第１及び５図の回路配置内のいくつ
かの細部は上述した方法と異なる方法で実現し得ること
明らかである。例えば加算段６を減算段と置き換えれば
インバータ段５は省略することができる。素子４及び５
はフィルタ３と関連して、ライン同期パルスの発生中に
第２ｄ図の電圧■とその平均値に対し反対極性の同一の
波形の電圧を発生し、得られた３角波電圧を信号発生器
２の制御入力端子Ｅに供給する回路とみなすことができ
る。この回路配置は他の方法、例えばＡ／Ｄ変換器を後
続させたクロックパルスのアップ−ダウンカウンタを用
い、このカウンタを第２ａ図の信号Ｒ，ｆの立下り縁の
前の２．３５μｓと後の２．３５μｓの期間に亘ってエ
ネーブすることにより実現することができること明らか
である。

【図面の簡単な説明】

第１図は本発明回路配置の基本回路図、第２図は本発明
の理解に有用な信号波形図、第３図は理想的な場合にお
いて第１図の回路配置内に発生する信号波形図、 第４図は実際的な場合において第１図の回路配置内に発
生する信号波形図、 第５図は第１図の位相弁別回路の一実施例の詳細回路図
である。 １・・・位相弁別器 ２・・・信号発生器 ３・・・ループフィルタ ４・・・位相弁別器 ５・・・インバータ段 ６・・・加算段 ７・・・同期信号分離器 ８・・・ビデオ信号処理段 ９・・・位相弁別回路 １１、１３．１４．１６・・・ＡＮＤゲート１２、１５
・・・インバータ段 １７、１８・・・ＯＲゲート １９、２０・・・電流源

Claims (1)

1. 【特許請求の範囲】 １、入ビデオ信号用ビデオ信号処理回路と、画像表示ス
   クリーン上の水平走査のための基準信号を発生するライ
   ン同期回路とを具え、該ライン同期回路は前記基準信号
   及び該基準信号の周波数に結合された周波数を有する前
   記ビデオ信号処理回路用クロック信号を発生する信号発
   生器と、該信号発生器を制御する位相制御ループとを具
   え、該位相制御ループは、入ビデオ信号中に存在するラ
   イン同期信号を受信する第１入力端子及び前記基準信号
   を受信する第２入力端子と、ループフィルタを経て前記
   信号発生器の制御入力端子に結合された出力端子とを有
   し該制御入力端子に制御信号を供給する位相弁別回路を
   具え、前記基準信号は該位相制御ループの同期状態にお
   いてライン同期信号と同一の周波数及びほぼ同一の位相
   になるようにした画像表示装置用回路配置において、ラ
   イン同期信号のパルスの発生中に基準信号の周波数に等
   しいくり返し周波数を有する補償信号を発生する補償回
   路を前記信号発生器に結合し、その補償信号を前記信号
   発生器の制御入力端子に供給して該入力端子における信
   号が前記位相制御ループの同期状態においてライン同期
   信号の同期状態中ほぼ一定になるようにしたことを特徴
   とする画像表示装置用回路配置。 ２、前記位相弁別回路は前記信号発生器から、前記位相
   制御ループの同期状態においてライン同期パルスとほぼ
   同時に発生すると共にライン同期パルスと同一の持続時
   間を有する第２信号を受信する第３入力端子を有し、前
   記位相弁別回路の出力端子の信号が前記補償信号を含む
   ようにしたことを特徴とする請求項１記載の回路配置。 ３、前記位相弁別回路は第１及び第２の位相弁別器を具
   え、第１弁別器は当該位相弁別回路の第１入力端子であ
   る第１入力端子及び当該位相弁別回路の第２入力端子で
   ある第２入力端子を有し、第２弁別器は当該位相弁別回
   路の第３入力端子である第１入力端子及び当該位相弁別
   回路の第２入力端子に結合された第２入力端子を有し、
   両別別器の出力端子を相互結合して当該位相別別回路の
   出力端子に結合したことを特徴とする請求項２記載の回
   路配置。 ４、前記位相弁別回路の第２入力端子と前記第２位相弁
   別器の第２入力端子との間にインバータ段を配置し、両
   位相弁別器の各出力端子を加算段の入力端子に接続し、
   該加算段の出力端子を前記位相弁別回路の出力端子とし
   たことを特徴とする請求項３記載の回路配置。 ５、両位相弁別器の各出力端子を減算段の入力端子に接
   続し、該減算段の出力端子を前記位相弁別回路の出力端
   子としたことを特徴とする請求項３記載の回路配置。 ６、前記位相弁別回路は、当該回路の第１及び第２入力
   端子の信号により制御されその出力電流を蓄積素子に供
   給する第１電流源と、当該回路の第２及び第３入力端子
   の信号により制御されその出力電流を前記蓄積素子から
   引き出す第２電流源とを具え、前記蓄積素子に存在する
   電荷が前記信号発生器の制御入力端子に供給すべき制御
   信号を構成するようにしたことを特徴とする請求項２記
   載の回路配置。 ７、前記補償回路を前記位相制御ループの非同期状態中
   不作動にする手段を設けたことを特徴とする請求項１記
   載の回路配置。 ８、前記位相弁別回路の第１入力端子の信号が等化及び
   フィールド同期信号も含む場合に、前記補償回路を等化
   及びフィールドブランキング期間中不作動にする手段を
   設けたことを特徴とする請求項１記載の回路配置。