JPH03135181A - デジタルテレビジヨン信号再生装置 - Google Patents
デジタルテレビジヨン信号再生装置Info
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- JPH03135181A JPH03135181A JP1271580A JP27158089A JPH03135181A JP H03135181 A JPH03135181 A JP H03135181A JP 1271580 A JP1271580 A JP 1271580A JP 27158089 A JP27158089 A JP 27158089A JP H03135181 A JPH03135181 A JP H03135181A
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- JP
- Japan
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- circuit
- data
- clock
- signal
- data strobe
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Links
- 238000012545 processing Methods 0.000 claims abstract description 7
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 4
- 238000003786 synthesis reaction Methods 0.000 claims abstract description 4
- 230000005540 biological transmission Effects 0.000 claims description 9
- 230000001360 synchronised effect Effects 0.000 claims description 9
- 240000007320 Pinus strobus Species 0.000 claims 2
- 238000001514 detection method Methods 0.000 claims 1
- 244000144992 flock Species 0.000 claims 1
- 230000006866 deterioration Effects 0.000 abstract description 6
- 238000000605 extraction Methods 0.000 abstract description 6
- 230000002542 deteriorative effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 11
- 238000003708 edge detection Methods 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
Landscapes
- Television Signal Processing For Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、放送スタジオで使用されるデジタルビデオテ
ープレコーダ(以下DVTRと略記)の信号処理に係り
、特にデータストローブに関する。
ープレコーダ(以下DVTRと略記)の信号処理に係り
、特にデータストローブに関する。
放送スタジオから送信される番組は、そのほとんどが、
VTRに一度記録、されたものである。したがって、放
送過程において、広告等を番組と番組の間に入れるため
には、実際の番組の時間長よリ、数パーセントから時に
は、数十パーセント程短く又は長くすることが必要とな
る。このような背景の中で、現在、VTRから再生され
た番組の時間長を可変可能(以下、バリアプルプレイと
呼ぶ)にする新しいDVTRの開発が行なわれている。
VTRに一度記録、されたものである。したがって、放
送過程において、広告等を番組と番組の間に入れるため
には、実際の番組の時間長よリ、数パーセントから時に
は、数十パーセント程短く又は長くすることが必要とな
る。このような背景の中で、現在、VTRから再生され
た番組の時間長を可変可能(以下、バリアプルプレイと
呼ぶ)にする新しいDVTRの開発が行なわれている。
このバリアプルプレイに関しては、特開昭59−’89
085号公報に示される方法で実現することができる。
085号公報に示される方法で実現することができる。
この方法は、DVTRの回転ドラムを可変時間に応じて
非標準速度で回転し、これに対応してビデオテープをそ
の可変時間に応じて非標準速度で走行させ、ヘッドがト
ラックを正確に走行するようにするものである。
非標準速度で回転し、これに対応してビデオテープをそ
の可変時間に応じて非標準速度で走行させ、ヘッドがト
ラックを正確に走行するようにするものである。
上記従来技術は、以下のような問題点があった。
第2図(α)に示すが如くテープ速度12とドラムの回
転速度11により相対速度13が決定する。従って例え
ば、第2図(b)に示すが如く、−20%のバリアプル
プレイを行なうとテープ速度15及び、ドラムの回転速
度14が一20%となり相対速度16も小さくなる。同
様に、第2図(c)に示すが如く、+20%のバリアプ
ルプレイを行なうとテープ速度18及び、ドラムの回転
速度17が+20%となり相対速度19も大きくなる。
転速度11により相対速度13が決定する。従って例え
ば、第2図(b)に示すが如く、−20%のバリアプル
プレイを行なうとテープ速度15及び、ドラムの回転速
度14が一20%となり相対速度16も小さくなる。同
様に、第2図(c)に示すが如く、+20%のバリアプ
ルプレイを行なうとテープ速度18及び、ドラムの回転
速度17が+20%となり相対速度19も大きくなる。
このためデジタル信号の伝送レートが変化しクロックに
よるデータ信号のストローブポイントが変化しエラーレ
ートが悪化する問題があった。
よるデータ信号のストローブポイントが変化しエラーレ
ートが悪化する問題があった。
上記問題点について第3図及び第4図を用いて詳しく説
明する。第3図(A)は、通常再生時のデータを示す。
明する。第3図(A)は、通常再生時のデータを示す。
(B)は、(A)より得られたエツジ情報を示し、(C
)はクロック(D)はデータストローブポイントにおけ
る(C)を反転させたクロックを示す。若干信号差が生
じるのは、ICの遅延時間(例えば、C−MOS、 E
CLなど)によるものである。20.21は、正規の位
置のデータストローブのポイントを示しているが1通常
再生時は、その位置とクロックの立ち上がりの位置が合
うようにハード面で対策することが可能である。しかし
、パリプレイ時、上記に示すが如く相対速度が変化し、
伝送レートが変化すると、データ及びクロックの周波数
が変化し、以下のようになる。(A’ )(B’ )(
C’ )(D’ )は、+20%のバリアプルプレイ時
における上記の(A)(B)(C)(D)にそれぞれ対
応する。同様に(A’)(B’)(C’)(D′)は−
20%のバリアプルプレイ時における上記の(A)(B
)(C)(D)にそれぞれ対応する。
)はクロック(D)はデータストローブポイントにおけ
る(C)を反転させたクロックを示す。若干信号差が生
じるのは、ICの遅延時間(例えば、C−MOS、 E
CLなど)によるものである。20.21は、正規の位
置のデータストローブのポイントを示しているが1通常
再生時は、その位置とクロックの立ち上がりの位置が合
うようにハード面で対策することが可能である。しかし
、パリプレイ時、上記に示すが如く相対速度が変化し、
伝送レートが変化すると、データ及びクロックの周波数
が変化し、以下のようになる。(A’ )(B’ )(
C’ )(D’ )は、+20%のバリアプルプレイ時
における上記の(A)(B)(C)(D)にそれぞれ対
応する。同様に(A’)(B’)(C’)(D′)は−
20%のバリアプルプレイ時における上記の(A)(B
)(C)(D)にそれぞれ対応する。
+20%のバリアプルプレイ時正規の位置のデータスト
ローブのポイント22.23の位置であるが、(’D″
)のクロックの立ち上がりの位置が図に示すが如く遅れ
・てくる。同様に一20%のバリアプルプレイ時はクロ
ックの立ち上がりの位置が図(D′)に示すが如く正規
の位置のデータストローブの位置24.25に比べて進
んでくる。この結果、我々の実験結果によると、第4図
に示すが如く、エラーレートの悪化を引き起こす。この
図は、±0.5nsずれた時のエラーレートの悪化を示
している。
ローブのポイント22.23の位置であるが、(’D″
)のクロックの立ち上がりの位置が図に示すが如く遅れ
・てくる。同様に一20%のバリアプルプレイ時はクロ
ックの立ち上がりの位置が図(D′)に示すが如く正規
の位置のデータストローブの位置24.25に比べて進
んでくる。この結果、我々の実験結果によると、第4図
に示すが如く、エラーレートの悪化を引き起こす。この
図は、±0.5nsずれた時のエラーレートの悪化を示
している。
本発明の目的は、このバリアプルプレイ時のデータスト
ローブポイントのずれを補正しエラーレートの悪化を防
ぐことにある。
ローブポイントのずれを補正しエラーレートの悪化を防
ぐことにある。
上記目的を達成するために第5図に示すが如く周波数に
より遅延時間の悪化するフィルタを用いデータストロー
ブポイントを変化させるものである。
より遅延時間の悪化するフィルタを用いデータストロー
ブポイントを変化させるものである。
また、ドラムの速度変化又は、テープ速度変化の情報を
受は取ることにより、データのエツジ情報の遅延時間を
可変させたものである。
受は取ることにより、データのエツジ情報の遅延時間を
可変させたものである。
さらに、上記速度情報を受けとることにより、可変遅延
線を用いて、データストローブポイントを変化させるも
のである。
線を用いて、データストローブポイントを変化させるも
のである。
上記フィルタは、例えば、+20%時のデータストロー
ブポイントの遅れを補正するために、通常時より遅延時
間が小さくなり一20%の時は、逆に大きくなるように
動作する。
ブポイントの遅れを補正するために、通常時より遅延時
間が小さくなり一20%の時は、逆に大きくなるように
動作する。
また、可変遅延線を用いる方法では、速度情報を用いて
、バリアプルプレイ時の相対速度の変化を検出し、それ
ぞれの場所で遅延時間を変化させるように動作する。そ
れにより、データストローブポイントのずれを補正しエ
ラーレートの悪化を防止する。
、バリアプルプレイ時の相対速度の変化を検出し、それ
ぞれの場所で遅延時間を変化させるように動作する。そ
れにより、データストローブポイントのずれを補正しエ
ラーレートの悪化を防止する。
以下、本発明の詳細な説明する。第1図は本発明の第1
の実施例のブロック図である。第1図は、DVTRの再
生系を示したブロック図であり、1はヘッド出力入力端
子、2はプリアンプ、3は再生イコライザー 4はクロ
ック抽出回路、5は遅延時間調整回路、6はデータスト
ローブポイント回路、7は復調回路、8はチャンネル合
成、デシャフリング、エラー訂正等のデジタル信号処理
回路、9はD/A変換器、10はNTSC出力端子を示
す。再生時に、ヘッドより供給された再生信号は、プリ
アンプ2を経て、再生イコライザーにより波形等化を行
ないデータストローブポイント回路6に到る。また、再
生イコライザー出力信号よりクロック抽出回路4(例え
ばPLL回路)を用いて再生データに同期したクロック
を得る。その後、クロックは遅延時間調整回路(例えば
、第5図に示す周波数により遅延時間が可変のフィルタ
。具体的な回路としては、第8図に示すが如くチエビシ
エフフィルタなどが、考えられる。37は入力であり、
38.42はマツチング抵抗であり100Ω(オーム)
程度がよく、38.40はコンデンサであり十数PF、
41はコイルであり数μH程度がよい。)を通りデータ
ストローブ回路へ到る。データストローブ回路では、通
常再生時において、データストローブ点が正規のデータ
ストローブ点になるように再生データとクロックの位相
関係を調節する。その後、復調回路7(D2フォーマッ
トの場合はミラースクエア変調された信号を復調する。
の実施例のブロック図である。第1図は、DVTRの再
生系を示したブロック図であり、1はヘッド出力入力端
子、2はプリアンプ、3は再生イコライザー 4はクロ
ック抽出回路、5は遅延時間調整回路、6はデータスト
ローブポイント回路、7は復調回路、8はチャンネル合
成、デシャフリング、エラー訂正等のデジタル信号処理
回路、9はD/A変換器、10はNTSC出力端子を示
す。再生時に、ヘッドより供給された再生信号は、プリ
アンプ2を経て、再生イコライザーにより波形等化を行
ないデータストローブポイント回路6に到る。また、再
生イコライザー出力信号よりクロック抽出回路4(例え
ばPLL回路)を用いて再生データに同期したクロック
を得る。その後、クロックは遅延時間調整回路(例えば
、第5図に示す周波数により遅延時間が可変のフィルタ
。具体的な回路としては、第8図に示すが如くチエビシ
エフフィルタなどが、考えられる。37は入力であり、
38.42はマツチング抵抗であり100Ω(オーム)
程度がよく、38.40はコンデンサであり十数PF、
41はコイルであり数μH程度がよい。)を通りデータ
ストローブ回路へ到る。データストローブ回路では、通
常再生時において、データストローブ点が正規のデータ
ストローブ点になるように再生データとクロックの位相
関係を調節する。その後、復調回路7(D2フォーマッ
トの場合はミラースクエア変調された信号を復調する。
)により復調され、デジタル信号処理回路8によりチャ
ネル合成、デシャフリング、エラー訂正等を行なわれ、
D/A変換器9によりアナログ信号に変換されNTSC
出力端子10より出力される。上記処理を行なう際に遅
延時間調整回路5をデータストローブ回路の前に通すこ
とによりクロックの周波数により遅延時間を変えること
ができるようになるために、バリアプルプレイ時のスト
ローブポイントのずれを補正することができる。なお、
この遅延時間調整回路は、再生イコライザー3とデータ
ストローブ回路6の間に入れて再生データを調節しても
実現可能である。
ネル合成、デシャフリング、エラー訂正等を行なわれ、
D/A変換器9によりアナログ信号に変換されNTSC
出力端子10より出力される。上記処理を行なう際に遅
延時間調整回路5をデータストローブ回路の前に通すこ
とによりクロックの周波数により遅延時間を変えること
ができるようになるために、バリアプルプレイ時のスト
ローブポイントのずれを補正することができる。なお、
この遅延時間調整回路は、再生イコライザー3とデータ
ストローブ回路6の間に入れて再生データを調節しても
実現可能である。
以上説明した如く、本実施例は、遅延時間調整用のフィ
ルタ等を用いてデータストローブ点を周波数により可変
させることによりバリアプルプレイ時のストローブ点の
ずれを補正しエラーレートの悪化を防ぐものである。
ルタ等を用いてデータストローブ点を周波数により可変
させることによりバリアプルプレイ時のストローブ点の
ずれを補正しエラーレートの悪化を防ぐものである。
次に、本発明の第2の実施例を第6図を用いて説明する
。
。
26は再生イコライザー出力入力端子、27はエツジ検
出回路、28はPLLクロック抽出回路、29は可変遅
延線、30はデータストローブ回路、31は速度情報伝
達回路、32は速度データ入力端子、34は復調回路、
33はデジタル信号出力端子を示す。
出回路、28はPLLクロック抽出回路、29は可変遅
延線、30はデータストローブ回路、31は速度情報伝
達回路、32は速度データ入力端子、34は復調回路、
33はデジタル信号出力端子を示す。
本実施例は、データストローブ点のずれを補正するため
に可変遅延線を用いた。PLLクロック抽出回路を径だ
再生データに同期したクロックは可変遅延線29へ到る
。バリアプルプレイ時において、速度データ入力端子3
2によりドラムの回転速度または、テープスピードに対
応した速度情報を受は取り速度情報伝達回路によりその
速度情報を電圧に変換し、可変遅延線を制御し、可変遅
延線に入力したクロックの遅延時間を変化させてデータ
ストローブ点を変化させるように動作する。
に可変遅延線を用いた。PLLクロック抽出回路を径だ
再生データに同期したクロックは可変遅延線29へ到る
。バリアプルプレイ時において、速度データ入力端子3
2によりドラムの回転速度または、テープスピードに対
応した速度情報を受は取り速度情報伝達回路によりその
速度情報を電圧に変換し、可変遅延線を制御し、可変遅
延線に入力したクロックの遅延時間を変化させてデータ
ストローブ点を変化させるように動作する。
この時、この可変遅延線は何段階かに速度情報を分割し
て制御してもよい。また、この可変遅延線は1.再生イ
コライザー出力入力端子26とデータストローブ回路3
0の間にあってもよい。データストローブ回路30にお
いては、第1の実施例で示したとおり、通常再生時にお
いてクロックと再生データの位相を調節する。当然この
時、パリプレイ時の周波数可変時に今わせることにして
もよい。その後、データストローブされた信号は復調回
路34を経てデジタル信号出力端子33より出力される
。
て制御してもよい。また、この可変遅延線は1.再生イ
コライザー出力入力端子26とデータストローブ回路3
0の間にあってもよい。データストローブ回路30にお
いては、第1の実施例で示したとおり、通常再生時にお
いてクロックと再生データの位相を調節する。当然この
時、パリプレイ時の周波数可変時に今わせることにして
もよい。その後、データストローブされた信号は復調回
路34を経てデジタル信号出力端子33より出力される
。
第1の実施例では、バリアプルプレイ時の伝送レートの
変化に伴う再生データの周波数の変化に着目しデータス
トローブ点を補正したが、この実施例では、速度情報を
利用することで可変遅延線を制御することに違いがある
。
変化に伴う再生データの周波数の変化に着目しデータス
トローブ点を補正したが、この実施例では、速度情報を
利用することで可変遅延線を制御することに違いがある
。
次に、第7図を用いて第3図の実施例を説明する。27
はエツジ検出回路、35は可変遅延線、36は排他的論
理和回路(以下、E−or回路と略記する)を示す。再
生イコライザー出力入力端子26より得られた再生デー
タは、データストローブ回路30に到る。一方、第3図
に示すが如く、再生データより、同期したクロックを得
るには、再生データのエツジ情報を得る必要がある。エ
ツジ検出回路27に入力された再生データは、可変遅延
線ともとのデータのE−orをとることにより、そのエ
ツジを検出することができる。この可変遅延線を第2の
実施例で述べた速度情報伝達回路31を用いて変化させ
、第3図の(B)に示したエツジ検出のパルスの遅延時
間を変化させPLLクロック抽出回路28に入力する。
はエツジ検出回路、35は可変遅延線、36は排他的論
理和回路(以下、E−or回路と略記する)を示す。再
生イコライザー出力入力端子26より得られた再生デー
タは、データストローブ回路30に到る。一方、第3図
に示すが如く、再生データより、同期したクロックを得
るには、再生データのエツジ情報を得る必要がある。エ
ツジ検出回路27に入力された再生データは、可変遅延
線ともとのデータのE−orをとることにより、そのエ
ツジを検出することができる。この可変遅延線を第2の
実施例で述べた速度情報伝達回路31を用いて変化させ
、第3図の(B)に示したエツジ検出のパルスの遅延時
間を変化させPLLクロック抽出回路28に入力する。
ここでは、第3図の(B)に示すエツジ検出のパルスと
vCO出力が90°で位相クロックするために、(B)
に示すエツジ検出パルスのパルス幅を変化させることに
より、(D)に示すストローブ点を制御できる。
vCO出力が90°で位相クロックするために、(B)
に示すエツジ検出パルスのパルス幅を変化させることに
より、(D)に示すストローブ点を制御できる。
すなわち、例えば、+20%のバリアプルプレイ時にお
いては、エツジ検出のパルス幅を短くし、−20%のバ
リアプルプレイ時においては、エツジ検出のパルス幅を
長くすることにより、データストローブ点のずれを補正
できる。この後の信号処理の方法は、第2の実施例と同
じである。
いては、エツジ検出のパルス幅を短くし、−20%のバ
リアプルプレイ時においては、エツジ検出のパルス幅を
長くすることにより、データストローブ点のずれを補正
できる。この後の信号処理の方法は、第2の実施例と同
じである。
上記、第2第3の実施例において遅延線を用いたが、位
相反転回路等でも実現できる場合もある。
相反転回路等でも実現できる場合もある。
また、第2の実施例において、同期したクロックが正弦
波の場合、可変遅延線のかわりに、そのクロックのDC
スライスレベルを可変にしデータストローブ点を変える
ことも可能である。
波の場合、可変遅延線のかわりに、そのクロックのDC
スライスレベルを可変にしデータストローブ点を変える
ことも可能である。
本発明によれば、DVTRのバリアプルプレイ時におい
て、データストローブの位置を可変にでき常に正しい位
置でデータストローブが行なうことができるので、デー
タストローブ点のずれによるエラーレートの悪化を防ぐ
ことができ、大幅な画質の向上の効果がある。
て、データストローブの位置を可変にでき常に正しい位
置でデータストローブが行なうことができるので、デー
タストローブ点のずれによるエラーレートの悪化を防ぐ
ことができ、大幅な画質の向上の効果がある。
第1図は本発明の実施例のブロック図、第2図はバリア
プルプレイ時のドラムとテープの相対速度の変化を示す
図、第3図はバリアプルプレイ時のデータストローブ点
のずれを示すタイミングチャート図、第4図はストロー
ブ点のずれによるエラーレートの悪化を示す図、第5図
は周波数により遅延時間が変わるフィルタの特性を示す
図、第6図は本発明の第2の実施例を示す図、第7図は
本発明の第3の実施例を示す図、第8図は遅延時間調整
回路の具体例を示す図である。 4・・・クロック抽出回路、 5・・・遅延時間調整回路、 6・・・データストローブ回路、 29.35・・・可変遅延線。
プルプレイ時のドラムとテープの相対速度の変化を示す
図、第3図はバリアプルプレイ時のデータストローブ点
のずれを示すタイミングチャート図、第4図はストロー
ブ点のずれによるエラーレートの悪化を示す図、第5図
は周波数により遅延時間が変わるフィルタの特性を示す
図、第6図は本発明の第2の実施例を示す図、第7図は
本発明の第3の実施例を示す図、第8図は遅延時間調整
回路の具体例を示す図である。 4・・・クロック抽出回路、 5・・・遅延時間調整回路、 6・・・データストローブ回路、 29.35・・・可変遅延線。
Claims (1)
- 【特許請求の範囲】 1、再生ヘッドより出力される再生データを増幅するプ
リアンプ回路とその増幅した出力データを波形等化する
再生イコライザー回路と波形等化後の出力からその出力
信号に同期したフロックを抽出する回路と、同期したク
ロックを用いて再生イコライザー出力信号をデータスト
ローブする回路と、同期したクロックを用いてデータス
トローブした後の信号を復調する回路と、復調した信号
をチャンネル合成、デシャップリング、エラー訂正等の
デジタル信号処理する回路とその出力信号をアナログ信
号に変換しNTSC信号として出力する回路を有するデ
ジタルビデオテープレコーダにおいて、 再生データに同期したクロックと再生データの位相関係
を伝送レートの変化に対応し自動的に調整する回路を設
けたことを特徴とするデジタルテレビジョン信号再生装
置。 2、伝送レートの変化を検出し、その情報を用いて可変
遅延線を制御することにより再生データに同期したクロ
ックと再生データの位相関係を調整する請求項1に記載
のデジタルテレビジョン信号再生装置。 3、前記伝送レートの変化の情報を用いて、再生データ
のエッジ情報の検出パルス幅を可変遅延線を用いて可変
する請求項1に記載のデジタルテレビジョン信号再生装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1271580A JPH03135181A (ja) | 1989-10-20 | 1989-10-20 | デジタルテレビジヨン信号再生装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1271580A JPH03135181A (ja) | 1989-10-20 | 1989-10-20 | デジタルテレビジヨン信号再生装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03135181A true JPH03135181A (ja) | 1991-06-10 |
Family
ID=17502058
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1271580A Pending JPH03135181A (ja) | 1989-10-20 | 1989-10-20 | デジタルテレビジヨン信号再生装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03135181A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010150736A1 (ja) | 2009-06-26 | 2010-12-29 | ローム株式会社 | 角速度センサと、それに用いられる同期検波回路 |
-
1989
- 1989-10-20 JP JP1271580A patent/JPH03135181A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010150736A1 (ja) | 2009-06-26 | 2010-12-29 | ローム株式会社 | 角速度センサと、それに用いられる同期検波回路 |
KR20120042861A (ko) * | 2009-06-26 | 2012-05-03 | 로무 가부시키가이샤 | 각속도 센서와, 그것에 이용되는 동기 검파 회로 |
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