JPH03129744A - 電荷転送装置 - Google Patents
電荷転送装置Info
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- JPH03129744A JPH03129744A JP18202790A JP18202790A JPH03129744A JP H03129744 A JPH03129744 A JP H03129744A JP 18202790 A JP18202790 A JP 18202790A JP 18202790 A JP18202790 A JP 18202790A JP H03129744 A JPH03129744 A JP H03129744A
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- 238000009792 diffusion process Methods 0.000 claims abstract description 52
- 230000004888 barrier function Effects 0.000 claims abstract description 37
- 238000010521 absorption reaction Methods 0.000 claims abstract description 17
- 239000003990 capacitor Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 15
- 239000012535 impurity Substances 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 238000000034 method Methods 0.000 abstract 1
- 230000003334 potential effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 101150096252 ctc-2 gene Proteins 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
- G11C19/282—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements with charge storage in a depletion layer, i.e. charge coupled devices [CCD]
- G11C19/285—Peripheral circuits, e.g. for writing into the first stage; for reading-out of the last stage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76833—Buried channel CCD
Landscapes
- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電荷転送装置に関する。
電荷転送装置の電荷検出手段としてはフローティング拡
散層を用いるものが広く用いられている。このような電
荷転送装置においては、電荷転送部のチャネル領域を通
って転送されて来た信号電荷が出力ゲートを通ってフロ
ーティング拡散層へ導かれる。そしてフローティング拡
散層に蓄積された電荷は、リセットゲートを通って一定
期間毎にリセットドレインへ排出される。
散層を用いるものが広く用いられている。このような電
荷転送装置においては、電荷転送部のチャネル領域を通
って転送されて来た信号電荷が出力ゲートを通ってフロ
ーティング拡散層へ導かれる。そしてフローティング拡
散層に蓄積された電荷は、リセットゲートを通って一定
期間毎にリセットドレインへ排出される。
フローティング拡散層およびリセットドレインは半導体
基板の表面部に選択的に形成された不純物拡散層である
。リセットゲートは、フローティング拡散層とリセット
ドレインで挟まれた領域上に絶縁膜を介して設′けられ
たリセットゲート電極を有している。フローティング拡
散層、リセットゲート電極及びリセットドレインでリセ
ットトランジスタを構成している。
基板の表面部に選択的に形成された不純物拡散層である
。リセットゲートは、フローティング拡散層とリセット
ドレインで挟まれた領域上に絶縁膜を介して設′けられ
たリセットゲート電極を有している。フローティング拡
散層、リセットゲート電極及びリセットドレインでリセ
ットトランジスタを構成している。
フローティング拡散層からの電荷の排出は、このリセッ
トトランジスタを導通状態にすることにより実行される
。この電荷の排出が効率よくなされるためには、リセッ
トドレインのポテンシャルはある程度高い電位でなけれ
ばならない。又、前述のリセットトランジスタ導通時の
リセットゲート電極下部の半導体基板のチャネルポテン
シャルはリセットドレインの電位より若干低くなってい
なければならない。このような事情により、リセットゲ
ートに加えるリセットパルスの振幅は、電荷転送部の転
送パルスの振幅より大きくなっているのが普通である。
トトランジスタを導通状態にすることにより実行される
。この電荷の排出が効率よくなされるためには、リセッ
トドレインのポテンシャルはある程度高い電位でなけれ
ばならない。又、前述のリセットトランジスタ導通時の
リセットゲート電極下部の半導体基板のチャネルポテン
シャルはリセットドレインの電位より若干低くなってい
なければならない。このような事情により、リセットゲ
ートに加えるリセットパルスの振幅は、電荷転送部の転
送パルスの振幅より大きくなっているのが普通である。
−例をあげると、ｎ型埋込チャネル電荷結合装置におい
ては、転送パルスの振幅は５ボルト、リセットパルスの
振幅は８ボルト、リセットドレインに加えるドレイン電
源電圧は１２ボルトになっている。又、この例では、リ
セットゲート電極の電圧が０ボルトおよび８ボルトのと
きリセットゲートのチャネルポテンシャルはそれぞれ７
ボルトおよび約１３．５ボルトとなる。リセットトラン
ジスタが導通しているときのチャネルポテンシャル（約
１３．５ボルト）は、トレイン電源電圧１２ボルトより
高いのでリセットトランジスタは完全に導通してフロー
ティング拡散層の電位をリセットドレインの電位にリセ
ットすることができる。
ては、転送パルスの振幅は５ボルト、リセットパルスの
振幅は８ボルト、リセットドレインに加えるドレイン電
源電圧は１２ボルトになっている。又、この例では、リ
セットゲート電極の電圧が０ボルトおよび８ボルトのと
きリセットゲートのチャネルポテンシャルはそれぞれ７
ボルトおよび約１３．５ボルトとなる。リセットトラン
ジスタが導通しているときのチャネルポテンシャル（約
１３．５ボルト）は、トレイン電源電圧１２ボルトより
高いのでリセットトランジスタは完全に導通してフロー
ティング拡散層の電位をリセットドレインの電位にリセ
ットすることができる。
電荷転送装置によるイメージセンサを使用する装置、例
えば、ファクシミリ等では周辺回路系の電源電圧が例え
ば５Ｖと低くなっているため、電荷転送装置に対しても
低電圧化の要求が強くなってきている。
えば、ファクシミリ等では周辺回路系の電源電圧が例え
ば５Ｖと低くなっているため、電荷転送装置に対しても
低電圧化の要求が強くなってきている。
ドレイン電源電圧の１２ボルトは、昇圧回路を内蔵させ
ることにより比較的容易に実現される。
ることにより比較的容易に実現される。
しかし、振幅が５ボルトのリセットパルスを受けて８ボ
ルトに変換する回路を内蔵させることは前述の昇圧回路
より複雑であるので回避したい。そうかといって、振幅
が５ボルトのリセットパルスをリセットトランジスタに
印加したのでは、導通時のチャネルポテンシャルは前述
の例では１１ボルトであり、リセットドレインの電位１
２ボルトより低くなる。この状態ではリセットゲートは
不完全転送モードにあるため、フローティング拡散層の
信号電荷を完全に引き抜くことができない。
ルトに変換する回路を内蔵させることは前述の昇圧回路
より複雑であるので回避したい。そうかといって、振幅
が５ボルトのリセットパルスをリセットトランジスタに
印加したのでは、導通時のチャネルポテンシャルは前述
の例では１１ボルトであり、リセットドレインの電位１
２ボルトより低くなる。この状態ではリセットゲートは
不完全転送モードにあるため、フローティング拡散層の
信号電荷を完全に引き抜くことができない。
従って、その分信号出力のダイナミックレンジは低下す
る。
る。
ところで、日本国特許出願公開公報特開昭５９−１３８
３７６号には、リセットドレインに加える電圧を低く抑
えることができる電荷結合装置の出力回路が開示されて
いる。そこでは、２つの例が説明されている。第１の例
では、フローティング拡散層とリセットドレインとの間
に第１のゲートと第２のゲートが配置される。第１のゲ
ートは、電荷転送部と同様に、一対のバリア電極とスト
レージ電極を含んでいる。第２ゲートには出力ゲートと
同じ電圧が印加されるが、その下のチャネルポテンシャ
ルは出力ゲート下のチャネルポテンシャルより低くなる
よう絶縁膜が厚くなっている。
３７６号には、リセットドレインに加える電圧を低く抑
えることができる電荷結合装置の出力回路が開示されて
いる。そこでは、２つの例が説明されている。第１の例
では、フローティング拡散層とリセットドレインとの間
に第１のゲートと第２のゲートが配置される。第１のゲ
ートは、電荷転送部と同様に、一対のバリア電極とスト
レージ電極を含んでいる。第２ゲートには出力ゲートと
同じ電圧が印加されるが、その下のチャネルポテンシャ
ルは出力ゲート下のチャネルポテンシャルより低くなる
よう絶縁膜が厚くなっている。
フローティング拡散層の電荷は第１のゲートのストレー
ジ電極下に転送された後リセットドレインに排出される
。第１のゲートには電荷転送部の最終段に加えられるパ
ルスと同じパルスが印加される。このようにして、リセ
ットドレインに加える電圧は低く抑えられる。リセット
ドレインの電位は第１のゲートのストレージ電極下のチ
ャネルポテンシャルの浅いときの値より若干深ければよ
いからである。又、フローティング拡散層から第１のゲ
ートのストレージ電極下へ転送するとき不完全転送モー
ドになる。第１のバリア電極下のチャネルポテンシャル
はストレージ電極下のチャネルポテンシャルより低いた
めである。
ジ電極下に転送された後リセットドレインに排出される
。第１のゲートには電荷転送部の最終段に加えられるパ
ルスと同じパルスが印加される。このようにして、リセ
ットドレインに加える電圧は低く抑えられる。リセット
ドレインの電位は第１のゲートのストレージ電極下のチ
ャネルポテンシャルの浅いときの値より若干深ければよ
いからである。又、フローティング拡散層から第１のゲ
ートのストレージ電極下へ転送するとき不完全転送モー
ドになる。第１のバリア電極下のチャネルポテンシャル
はストレージ電極下のチャネルポテンシャルより低いた
めである。
第２の例では、フローティング拡散層と第１のゲートと
の間に第３のゲートおよびドレインが配置される。そし
て、トレインと接地端子との間に大容量のキャパシタが
挿入されている。フローティング拡散層の電荷は第３の
ゲートを通ってこのドレインに−先ず排出されたのち、
第１のゲートに転送され、その次にリセットドレインに
排出される。フローティング拡散層からドレインへの電
荷の転送は完全転送モードでなされる。又、第２のゲー
トに、出力ゲートとは別の電圧を加えることによりリセ
ットドレインの電位は一層低くできる。しかし、第１の
ゲートのストレージ電極下の電荷をリセットドレインに
排出するとき高い振幅のパルスが必要となる。
の間に第３のゲートおよびドレインが配置される。そし
て、トレインと接地端子との間に大容量のキャパシタが
挿入されている。フローティング拡散層の電荷は第３の
ゲートを通ってこのドレインに−先ず排出されたのち、
第１のゲートに転送され、その次にリセットドレインに
排出される。フローティング拡散層からドレインへの電
荷の転送は完全転送モードでなされる。又、第２のゲー
トに、出力ゲートとは別の電圧を加えることによりリセ
ットドレインの電位は一層低くできる。しかし、第１の
ゲートのストレージ電極下の電荷をリセットドレインに
排出するとき高い振幅のパルスが必要となる。
リセットドレインの電位は、第１の例および第２の例の
いずれにおいても、ストレージ電極下のチャネルポテン
シャルより浅くなっている。
いずれにおいても、ストレージ電極下のチャネルポテン
シャルより浅くなっている。
埋込チャネル型電荷結合装置においては、リセットドレ
インの電位は転送チャネルの形成に関係するので、単に
リセットドレインに加える電圧を低くするだけでなく、
チャネル層の不純物濃度や転送パルスのピーク電圧の変
更が必要となる可能性がある。従ってリセットドレイン
電圧を低くすることは必ずしも得策ではない。
インの電位は転送チャネルの形成に関係するので、単に
リセットドレインに加える電圧を低くするだけでなく、
チャネル層の不純物濃度や転送パルスのピーク電圧の変
更が必要となる可能性がある。従ってリセットドレイン
電圧を低くすることは必ずしも得策ではない。
本発明の目的は、低電圧単一外部電源で正常動作可能な
電荷転送装置を提供することにある。
電荷転送装置を提供することにある。
本発明の他の目的は、リセットパルスの振幅を転送パル
スの振幅と同一にしてもダイナミックレンジの低下しな
い電荷転送装置を提供することにある。
スの振幅と同一にしてもダイナミックレンジの低下しな
い電荷転送装置を提供することにある。
本発明の電荷転送装置においては、電荷転送部に隣接し
て出力ゲートが設けられ、その出力ゲートに隣接してフ
ローティング拡散層が設けられている。フローティング
拡散層に隣接してリセットゲートが設けられ、リセット
ゲートに隣接してリセットドレインが設けられている。
て出力ゲートが設けられ、その出力ゲートに隣接してフ
ローティング拡散層が設けられている。フローティング
拡散層に隣接してリセットゲートが設けられ、リセット
ゲートに隣接してリセットドレインが設けられている。
リセットドレインと基準電位端子との間に大容量のキャ
パシタが挿入されている。更に、リセットドレインに隣
接してバリアゲートが設けられ、バリアゲートに隣接し
て吸収ドレインが設けられている。バリアゲートは、半
導体基板上にゲート絶縁膜を介して設けられたバリアゲ
ート電極を有し、バリアゲート電極下のチャネルポテン
シャルはリセットゲートのリセット動作時のチャネルポ
テンシャルより浅くなされている。その手段の好ましい
態様は、リセットゲート電極のゲート長が短チヤネル効
果を伴う程度の大きさであるとき、バリアゲート電極の
ゲート長をある程度長くすることによって実現される。
パシタが挿入されている。更に、リセットドレインに隣
接してバリアゲートが設けられ、バリアゲートに隣接し
て吸収ドレインが設けられている。バリアゲートは、半
導体基板上にゲート絶縁膜を介して設けられたバリアゲ
ート電極を有し、バリアゲート電極下のチャネルポテン
シャルはリセットゲートのリセット動作時のチャネルポ
テンシャルより浅くなされている。その手段の好ましい
態様は、リセットゲート電極のゲート長が短チヤネル効
果を伴う程度の大きさであるとき、バリアゲート電極の
ゲート長をある程度長くすることによって実現される。
又、吸収ドレインと外部端子との間には昇圧回路が挿入
されている。この昇圧回路は、電荷転送部に加えられる
転送パルスを整流し昇圧する回路によって容易に実現す
ることができる。
されている。この昇圧回路は、電荷転送部に加えられる
転送パルスを整流し昇圧する回路によって容易に実現す
ることができる。
昇圧回路を内蔵させることによって、吸収ドレインの電
位は、外部電源を低電圧化しても、十分に深くできる。
位は、外部電源を低電圧化しても、十分に深くできる。
フローティング拡散層の電荷は周期的にリセットドレイ
ンに−先ず排出され、次いで吸収ドレインに排出される
。リセットドレインには大容量のキャパシタが接続され
ているので、その電位変動は無視できる。リセットドレ
インの電位はバリアゲート電極下のチャネルポテンシャ
ルに固定されるといえる。そしてバリアゲート電極下の
チャネルポテンシャルはリセットゲート電極下のチャネ
ルポテンシャルより浅く設定されているので、フローテ
ィング拡散層、リセットゲート及びリセットドレインか
らなるリセットトランジスタは完全に導通状態となる。
ンに−先ず排出され、次いで吸収ドレインに排出される
。リセットドレインには大容量のキャパシタが接続され
ているので、その電位変動は無視できる。リセットドレ
インの電位はバリアゲート電極下のチャネルポテンシャ
ルに固定されるといえる。そしてバリアゲート電極下の
チャネルポテンシャルはリセットゲート電極下のチャネ
ルポテンシャルより浅く設定されているので、フローテ
ィング拡散層、リセットゲート及びリセットドレインか
らなるリセットトランジスタは完全に導通状態となる。
フローティング拡散層に残る信号電荷を完全にリセット
できる。
できる。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例によるｎ型埋込チャネル
電荷結合装置の出力回路の構造を説明するための断面模
式図、第２図は第１の実施例におけるチャネルポテンシ
ャルとゲート電圧の関係を示す特性図、第３図は第１の
実施例で使用される昇圧回路の回路図、第４図は第１の
実施例の動作説明に使用する断面模式図およびポテンシ
ャル図である。
電荷結合装置の出力回路の構造を説明するための断面模
式図、第２図は第１の実施例におけるチャネルポテンシ
ャルとゲート電圧の関係を示す特性図、第３図は第１の
実施例で使用される昇圧回路の回路図、第４図は第１の
実施例の動作説明に使用する断面模式図およびポテンシ
ャル図である。
第１図を参照すると、本発明の第１の実施例においては
、不純物濃度５Ｘ１０”ｃｍ−’のｐ型シリコン基板１
の表面部にｎ型拡散層２が形成されている。ｎ型拡散層
２の不純物濃度、厚さおよび幅はそれぞれ２Ｘ１０”ｃ
ｍ−’、１μｍおよび１０μｍである。シリコン基板表
面には厚さ１１００ｎのゲート酸化膜４が設けられてい
る。
、不純物濃度５Ｘ１０”ｃｍ−’のｐ型シリコン基板１
の表面部にｎ型拡散層２が形成されている。ｎ型拡散層
２の不純物濃度、厚さおよび幅はそれぞれ２Ｘ１０”ｃ
ｍ−’、１μｍおよび１０μｍである。シリコン基板表
面には厚さ１１００ｎのゲート酸化膜４が設けられてい
る。
ゲート酸化膜４の上に転送電極５ａ、５ｂ、出力ゲート
電極６およびリセットゲート電極８が設けられている。
電極６およびリセットゲート電極８が設けられている。
これらの電極は、リンをドーピングされた厚さ４００ｎ
ｍ、シート抵抗２０Ω／口の多結晶シリコン膜からでき
ている。そうして、いずれの電極も幅（ゲート長〉は５
μｍである。
ｍ、シート抵抗２０Ω／口の多結晶シリコン膜からでき
ている。そうして、いずれの電極も幅（ゲート長〉は５
μｍである。
転送電極下部のｎ型拡散層２（ｎ型埋込チャネル〉には
交互にｐ型バリア層３（不純物濃度１×１０１５ｃｍ−
３、厚さは高々Ｏ，１μｍ）が形成されている。ｐ型バ
リアＮ３が設けられている転送電極がバリアを極であり
、そうでない方がストレージ電極である。出力ゲート電
極６直下部に隣接してれ＋型のフローティング拡散層７
（不純物濃度２ Ｘ １０１７ｃ ｍ−３）が設けられ
ている。リセットゲート電極８直下部は一方においてフ
ローティング拡散層７に隣接し、他方においてリセット
ドレイン９（不純物濃度２Ｘ１０１７ｃｍ−’のＮ＋型
拡紋層）に隣接している。
交互にｐ型バリア層３（不純物濃度１×１０１５ｃｍ−
３、厚さは高々Ｏ，１μｍ）が形成されている。ｐ型バ
リアＮ３が設けられている転送電極がバリアを極であり
、そうでない方がストレージ電極である。出力ゲート電
極６直下部に隣接してれ＋型のフローティング拡散層７
（不純物濃度２ Ｘ １０１７ｃ ｍ−３）が設けられ
ている。リセットゲート電極８直下部は一方においてフ
ローティング拡散層７に隣接し、他方においてリセット
ドレイン９（不純物濃度２Ｘ１０１７ｃｍ−’のＮ＋型
拡紋層）に隣接している。
転送電極の組５ａ、５ｂにはそれぞれハイレベルが５ボ
ルト、ローレベルがＯボルトの互いに位相が１８０°異
なる転送りロックφ１．φ２が印加される。出力ゲート
電極６には一定のゲート電圧Ｖｏｏ（例えば３ボルト）
が印加され、電荷転送部からフローティング拡散層７へ
の電荷の流入を制御する。リセットゲート電極８には、
タロツクφｌと同相でハイレベル期間がφ１より短かく
、ハイレベルが５ボルト、ローレベルがＯボルトのリセ
ットクロックφ１が印加され一定周期毎にフローティン
グ拡散層７の電位をリセットドレイン９の電位にリセッ
トする。フローティング拡散層７は、エンハンスメント
型のｎＭＯｓ）ランジスタＴｒ１とデプレッション型の
ｎＭＯｓ）ランジスタＴｒ２よりなるソースフォロワ回
路のＴ、ｌのゲート電極に接続されている。
ルト、ローレベルがＯボルトの互いに位相が１８０°異
なる転送りロックφ１．φ２が印加される。出力ゲート
電極６には一定のゲート電圧Ｖｏｏ（例えば３ボルト）
が印加され、電荷転送部からフローティング拡散層７へ
の電荷の流入を制御する。リセットゲート電極８には、
タロツクφｌと同相でハイレベル期間がφ１より短かく
、ハイレベルが５ボルト、ローレベルがＯボルトのリセ
ットクロックφ１が印加され一定周期毎にフローティン
グ拡散層７の電位をリセットドレイン９の電位にリセッ
トする。フローティング拡散層７は、エンハンスメント
型のｎＭＯｓ）ランジスタＴｒ１とデプレッション型の
ｎＭＯｓ）ランジスタＴｒ２よりなるソースフォロワ回
路のＴ、ｌのゲート電極に接続されている。
更に、第１の実施例においては、リセットドレイン９は
キャパシタＣを介して接地される。キャパシタＣの容量
は、フローティング拡散層７の容量（例えば０．０１ｐ
Ｆ）の１００倍ないし１０００倍の値、例えば５ｐＦで
ある。リセットドレイン９にＰＡ接するｎ型拡散層２上
にゲート酸化膜４を介してゲート長１０μｍのバリアゲ
ート電極１０（リンをドーピングした多結晶シリコン膜
）が設けられ、外部入力電源１６に接続されている。バ
リアゲート電極１０下のｎ型拡散層２に隣接して吸収ド
レイン１１（不純物濃度２×１０１７ｃ ｍ〜３のｎ＋
型核拡散層が設けられ、昇圧回路１５により、１２ボル
トの電位が印加されている。第３図を参照すると、昇圧
回路１５においては、ＭＯＳトランジスタＭ１．Ｍ２．
・・・１Ｍ８が縦続接続されている。これらのＭＯＳ）
ランジスタのゲート酸化膜の厚さは１１００ｎ、ソース
・ドレイン領域の不純物濃度は２Ｘ１０！７ｃｍ６’で
ある。しきい電圧は０．７ボルトである。ＭＯＳトラン
ジスタＭ１ないしＭ８は、ｎ型埋込チャネル電荷結合装
置と同じ半導体チップ上に形式されている。
キャパシタＣを介して接地される。キャパシタＣの容量
は、フローティング拡散層７の容量（例えば０．０１ｐ
Ｆ）の１００倍ないし１０００倍の値、例えば５ｐＦで
ある。リセットドレイン９にＰＡ接するｎ型拡散層２上
にゲート酸化膜４を介してゲート長１０μｍのバリアゲ
ート電極１０（リンをドーピングした多結晶シリコン膜
）が設けられ、外部入力電源１６に接続されている。バ
リアゲート電極１０下のｎ型拡散層２に隣接して吸収ド
レイン１１（不純物濃度２×１０１７ｃ ｍ〜３のｎ＋
型核拡散層が設けられ、昇圧回路１５により、１２ボル
トの電位が印加されている。第３図を参照すると、昇圧
回路１５においては、ＭＯＳトランジスタＭ１．Ｍ２．
・・・１Ｍ８が縦続接続されている。これらのＭＯＳ）
ランジスタのゲート酸化膜の厚さは１１００ｎ、ソース
・ドレイン領域の不純物濃度は２Ｘ１０！７ｃｍ６’で
ある。しきい電圧は０．７ボルトである。ＭＯＳトラン
ジスタＭ１ないしＭ８は、ｎ型埋込チャネル電荷結合装
置と同じ半導体チップ上に形式されている。
ＭＯＳトランジスタＭ、のゲートには転送りロックφｌ
が印加される。転送りロックφｌはまた、それぞれキャ
パシタＣ２，Ｃ４，Ｃ６およびＣ８を介してＭＯＳトラ
ンジスタＭ２．Ｍ４Ｍ６ 、Ｍ、の出力側に印加される
。トランジスタＭ、、Ｍ５．Ｍ、およびＭ７の出力側に
は、それぞれキャパシタＣｔ 、Ｃ，、Ｃ，およびＣ７
を介して転送りロックφ２が印加される。キャパシタｃ
、、Ｃ２，・・・＋Ｃ８の容量は３ｐＦとする。この昇
圧回路は８倍電圧整流回路のダイオードの代りにダイオ
ード接続したＭＯＳ）ランジスタを使用したものである
。振幅５ボルトの転送りロックφ１およびφ２を用いる
と、約１２ボルトの直流電圧が得られる。ＭＯＳ）ラン
ジスタのバックゲート効果のため、ダイオードを用いた
回路に比較すると効率よく昇圧することはできないので
、段数が多くなっている。
が印加される。転送りロックφｌはまた、それぞれキャ
パシタＣ２，Ｃ４，Ｃ６およびＣ８を介してＭＯＳトラ
ンジスタＭ２．Ｍ４Ｍ６ 、Ｍ、の出力側に印加される
。トランジスタＭ、、Ｍ５．Ｍ、およびＭ７の出力側に
は、それぞれキャパシタＣｔ 、Ｃ，、Ｃ，およびＣ７
を介して転送りロックφ２が印加される。キャパシタｃ
、、Ｃ２，・・・＋Ｃ８の容量は３ｐＦとする。この昇
圧回路は８倍電圧整流回路のダイオードの代りにダイオ
ード接続したＭＯＳ）ランジスタを使用したものである
。振幅５ボルトの転送りロックφ１およびφ２を用いる
と、約１２ボルトの直流電圧が得られる。ＭＯＳ）ラン
ジスタのバックゲート効果のため、ダイオードを用いた
回路に比較すると効率よく昇圧することはできないので
、段数が多くなっている。
第１図の出力回路において、リセットゲート電極８のゲ
ート長ＬＲは５μｍ、バリアゲート電極１０のゲート長
しＢは１０μｍであり、第２図を参照すると、リセット
ゲート電ｆｉ８に５Ｖが印加されたときには、そのゲー
ト電極下のチャネルポテンシャルψＲＨは１１ｖとなり
、また、常時一定電圧５ｖが印加されているバリアゲー
ト電極下のチャネルポテンシャルψ３は１０．５Ｖに固
定される。このようにゲート電極に同一の電圧が印加さ
れてもゲート電極下のチャネルポテンシャルに差の出る
のはショートチャネル効果（ゲート長７μｍ前後から問
題になる。）によるものである。
ート長ＬＲは５μｍ、バリアゲート電極１０のゲート長
しＢは１０μｍであり、第２図を参照すると、リセット
ゲート電ｆｉ８に５Ｖが印加されたときには、そのゲー
ト電極下のチャネルポテンシャルψＲＨは１１ｖとなり
、また、常時一定電圧５ｖが印加されているバリアゲー
ト電極下のチャネルポテンシャルψ３は１０．５Ｖに固
定される。このようにゲート電極に同一の電圧が印加さ
れてもゲート電極下のチャネルポテンシャルに差の出る
のはショートチャネル効果（ゲート長７μｍ前後から問
題になる。）によるものである。
ところで、吸収ドレイン１１には高電圧（１２Ｖ）が印
加されているため、リセットドレイン９の電位は、第４
図に示すように、バリアゲート電極下のチャネルポテン
シャルψＢ＝１０．５Ｖと同電位となっている。
加されているため、リセットドレイン９の電位は、第４
図に示すように、バリアゲート電極下のチャネルポテン
シャルψＢ＝１０．５Ｖと同電位となっている。
いま、時刻ｔ１において、φ１がハイレベル、φ２がロ
ーレベル、リセットクロックφａがハイレベル（５■）
となると、第２図より、リセットゲート電極下のチャネ
ルポテンシャルψＲ）Ｉは１１Ｖとなるが、この値は、
リセットドレイン９の電位ＶＲＤ（＝ψｇ＝１０．５Ｖ
）より高い、よって、このリセット時においてリセット
トランジスタ１２は完全に導通して、フローティング拡
散層７の電位をリセットドレイン９の電位ＶＲＤ（＝１
０．５Ｖ）と同電位にリセットする。
ーレベル、リセットクロックφａがハイレベル（５■）
となると、第２図より、リセットゲート電極下のチャネ
ルポテンシャルψＲ）Ｉは１１Ｖとなるが、この値は、
リセットドレイン９の電位ＶＲＤ（＝ψｇ＝１０．５Ｖ
）より高い、よって、このリセット時においてリセット
トランジスタ１２は完全に導通して、フローティング拡
散層７の電位をリセットドレイン９の電位ＶＲＤ（＝１
０．５Ｖ）と同電位にリセットする。
なお、リセットトランジスタエ２が導通することにより
、フローティング拡散層７からリセットド・レイン９へ
の電荷の流入が起り、ここでの電位ＶＲＤが変化するが
、キャパシタＣの容量は十分に大きくしであるので電荷
流入によるＶＲＤの変動は無視できる。
、フローティング拡散層７からリセットド・レイン９へ
の電荷の流入が起り、ここでの電位ＶＲＤが変化するが
、キャパシタＣの容量は十分に大きくしであるので電荷
流入によるＶＲＤの変動は無視できる。
その後、時刻ｔ２において、リセットクロックφＲがロ
ーレベルとなり、時刻ｔ３において、φ２がハイレベル
、φｌがローレベルになり、フローティング拡散層７に
信号電荷４０が流入する。
ーレベルとなり、時刻ｔ３において、φ２がハイレベル
、φｌがローレベルになり、フローティング拡散層７に
信号電荷４０が流入する。
ここで、フローティング拡散層７の流入電荷４０による
電圧変化は、リセットクロックφＲがローレベルである
ときのリセットゲート電極下のチャネルポテンシャルを
ψ８Ｌとして第４図から明らかなように、ψｎ−ψＲＬ
まで保証される。いまリセットクロックφＲのローレベ
ルをＯ■とすれば、第２図より、ψＲＬ＝ ７ Ｖであ
るから、ψ８−ψＲＬ＝３．５Ｖとなる。通常、２Ｖの
変化があればよいとされているので、外部入力電圧を５
Ｖとしても十分大きなダイナミックレンジを保持しうろ
ことになる。
電圧変化は、リセットクロックφＲがローレベルである
ときのリセットゲート電極下のチャネルポテンシャルを
ψ８Ｌとして第４図から明らかなように、ψｎ−ψＲＬ
まで保証される。いまリセットクロックφＲのローレベ
ルをＯ■とすれば、第２図より、ψＲＬ＝ ７ Ｖであ
るから、ψ８−ψＲＬ＝３．５Ｖとなる。通常、２Ｖの
変化があればよいとされているので、外部入力電圧を５
Ｖとしても十分大きなダイナミックレンジを保持しうろ
ことになる。
第５図は、本発明の第２の実施例を示す断面模式図であ
る。この実施例の第Ｉの実施例と異なる点は、バリアゲ
ート電％ １０ ａのゲート長がリセットゲート電極の
それと同じ５μｍとなされ、このバリアゲート電極下に
ｐ型バリア層１７が形式されている点である。ｐ型バリ
ア１１７の深さは０．３μｍ、不純物濃度はｐ型バリア
層３と同じかその半分値でもよい。いずれにせよ、バリ
アゲート電極１０ａ下のチャネルポテンシャルψＢがリ
セットゲート電極８下のリセットクロックがハイレベル
となったときのチャネルポテンシャルψＲ１１より浅く
なるようにし、もって、フローティング拡散層が完全に
リセットされるようになされている。
る。この実施例の第Ｉの実施例と異なる点は、バリアゲ
ート電％ １０ ａのゲート長がリセットゲート電極の
それと同じ５μｍとなされ、このバリアゲート電極下に
ｐ型バリア層１７が形式されている点である。ｐ型バリ
ア１１７の深さは０．３μｍ、不純物濃度はｐ型バリア
層３と同じかその半分値でもよい。いずれにせよ、バリ
アゲート電極１０ａ下のチャネルポテンシャルψＢがリ
セットゲート電極８下のリセットクロックがハイレベル
となったときのチャネルポテンシャルψＲ１１より浅く
なるようにし、もって、フローティング拡散層が完全に
リセットされるようになされている。
以上説明したように本発明は、キャパシタに接続したリ
セットドレインの後段にバリアゲートを介して吸収ドレ
インを設け、バリアゲートのチャネルポテンシャルをリ
セットゲートのリセット動作時におけるチャネルポテン
シャルより浅くなるようにし、かつ昇圧回路を内蔵させ
てその出力電圧を吸収ドレインに供給することによって
、外部から供給される電源電圧ないしは駆動パルスが低
電圧化されても、フローティング拡散層のリセット不良
に伴うダイナミックレンジの低下のない電荷転送装置を
得ることができる。この場合、電荷転送部の構成は何ら
変更を要しないので、大幅な設計変更をすることなく低
電圧化を達成しうる。
セットドレインの後段にバリアゲートを介して吸収ドレ
インを設け、バリアゲートのチャネルポテンシャルをリ
セットゲートのリセット動作時におけるチャネルポテン
シャルより浅くなるようにし、かつ昇圧回路を内蔵させ
てその出力電圧を吸収ドレインに供給することによって
、外部から供給される電源電圧ないしは駆動パルスが低
電圧化されても、フローティング拡散層のリセット不良
に伴うダイナミックレンジの低下のない電荷転送装置を
得ることができる。この場合、電荷転送部の構成は何ら
変更を要しないので、大幅な設計変更をすることなく低
電圧化を達成しうる。
第１図は本発明の第１の実施例によるｎ型埋込チャネル
電荷結合装置の出力回路の構造を説明するための断面模
式図、第２図は第１の実施例におけるチャネルポテンシ
ャルとゲート電圧の関係を示す特性図、第３図は第１の
実施例で使用される昇圧回路の回路図、第４図は第１の
実施例の動作説明に使用する断面模式図およびポテンシ
ャル図、第５図は第２の実施例を示す断面模式図である
。 １・・・ｐ型半導体基板、２・・・ｎ型拡散層、３・・
・ｐ型バリア層、４・・・ゲート酸化膜、５ａ、５ｂ・
・・転送電極、６・・・出力ゲート電極、７・・・フロ
ーティング拡散層、８・・・リセットゲート電極、９・
・・リセットドレイン、１０．１０ａ・・・バリアゲー
ト電極、１１・・・吸収ドレイン、１２・・・リセット
トランジスタ、１３・・・パッシベーション膜、１４・
・・出力端子、１５・・・昇圧回路、１６・・・外部入
力電源、１７・・・ｐ型バリア層、４０・・・信号電荷
、Ｃ、ＣｔＣ２，・・・＋ＣＢ・・・キャパシタ、Ｍ、
、Ｍ２．・・・Ｍ８・・・ＭＯＳ）ランジスタ、ＶＢ・
・・電源電圧、Ｖｏ。・・・出力ゲート電圧、φ１．φ
２・・・転送りロック、φＲ・・・リセットクロック。
電荷結合装置の出力回路の構造を説明するための断面模
式図、第２図は第１の実施例におけるチャネルポテンシ
ャルとゲート電圧の関係を示す特性図、第３図は第１の
実施例で使用される昇圧回路の回路図、第４図は第１の
実施例の動作説明に使用する断面模式図およびポテンシ
ャル図、第５図は第２の実施例を示す断面模式図である
。 １・・・ｐ型半導体基板、２・・・ｎ型拡散層、３・・
・ｐ型バリア層、４・・・ゲート酸化膜、５ａ、５ｂ・
・・転送電極、６・・・出力ゲート電極、７・・・フロ
ーティング拡散層、８・・・リセットゲート電極、９・
・・リセットドレイン、１０．１０ａ・・・バリアゲー
ト電極、１１・・・吸収ドレイン、１２・・・リセット
トランジスタ、１３・・・パッシベーション膜、１４・
・・出力端子、１５・・・昇圧回路、１６・・・外部入
力電源、１７・・・ｐ型バリア層、４０・・・信号電荷
、Ｃ、ＣｔＣ２，・・・＋ＣＢ・・・キャパシタ、Ｍ、
、Ｍ２．・・・Ｍ８・・・ＭＯＳ）ランジスタ、ＶＢ・
・・電源電圧、Ｖｏ。・・・出力ゲート電圧、φ１．φ
２・・・転送りロック、φＲ・・・リセットクロック。
Claims (1)
- 【特許請求の範囲】 １、半導体基板内の電荷転送部と、 前記半導体基板において前記電荷転送部の後段に形成さ
れたフローティング拡散層と、 前記フローティング拡散層に近接して前記半導体基板に
形成されたリセットドレインと、 前記リセットドレインに近接して前記半導体基板に形成
された吸収ドレインと、 前記電荷転送部と前記フローティング拡散層との間の半
導体基板上に設けられ、前記電荷転送部から前記フロー
ティング拡散層への電荷の流入を制御する出力ゲート電
極と、 前記フローティング拡散層と前記リセットドレインとの
間の半導体基板上に設けられ、一定周期毎に前記フロー
ティング拡散層の電位を前記リセットドレインの電位に
リセットするリセットゲート電極と、 前記リセットドレインと前記吸収ドレインとの間の半導
体基板上に設けられたバリアゲート電極とを有すること
を特徴とする電荷転送装置。 ２、前記リセットドレインと基準電位端子との間に挿入
されたキャパシタと、 電源電圧を昇圧する昇圧回路と、 前記昇圧回路の出力を前記吸収ドレインに供給する手段
とを有する請求項１記載の電荷転送装置。 ３、前記バリアゲート電極下のチャネルポテンシャルを
前記リセットゲートのリセット動作時におけるチャネル
ポテンシャルより浅く設定した請求項１記載または２記
載の電荷転送装置。 ４、前記バリアゲート電極のゲート長を前記リセットゲ
ート電極の長さより大きくした請求項１記載または２記
載の電荷転送装置。 ５、前記バリアゲート電極下の前記半導体基板に前記吸
収ドレインと同一導電型の不純物を導入した請求項１ま
たは２記載の電荷転送装置。 ６、前記半導体基板はｐ型シリコン基板であり、前記ｐ
型シリコン基板の表面部に選択的に形成されたｎ型拡散
層上にゲート酸化膜を介して電荷転送用の転送電極、前
記出力ゲート電極、前記リセットゲート電極及び前記バ
リアゲート電極が設けられ、前記リセットドレインと接
地電位端子との間にキャパシタが挿入されている請求項
１記載の電荷転送装置。 ７、前記昇圧回路は、外部端子から供給され前、記電荷
転送部を駆動する転送パルスを整流し昇圧する回路であ
る請求項２記載の電荷転送装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-190233 | 1989-07-21 | ||
| JP19023389 | 1989-07-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03129744A true JPH03129744A (ja) | 1991-06-03 |
| JPH07123163B2 JPH07123163B2 (ja) | 1995-12-25 |
Family
ID=16254709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18202790A Expired - Fee Related JPH07123163B2 (ja) | 1989-07-21 | 1990-07-10 | 電荷転送装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0409245B1 (ja) |
| JP (1) | JPH07123163B2 (ja) |
| DE (1) | DE69030142T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6456541B2 (en) * | 2000-03-22 | 2002-09-24 | Kabushiki Kaisha Toshiba | Booster circuit for raising voltage by sequentially transferring charges from input terminals of booster units to output terminals thereof in response to clock signals having different phases |
| JP2006086757A (ja) * | 2004-09-15 | 2006-03-30 | Nec Electronics Corp | 固体撮像装置の電荷転送デバイスおよび固体撮像装置の電荷転送デバイスの駆動方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07322606A (ja) * | 1994-05-27 | 1995-12-08 | Sony Corp | 昇圧回路及びこれを用いた固体撮像装置 |
| JP3619299B2 (ja) * | 1995-09-29 | 2005-02-09 | パイオニア株式会社 | 発光素子の駆動回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4513431A (en) * | 1982-06-07 | 1985-04-23 | International Business Machines Corporation | Charge coupled device output circuit structure |
| JPS59132668A (ja) * | 1983-01-19 | 1984-07-30 | Toshiba Corp | 電荷転送素子の出力装置 |
| JPS59138376A (ja) * | 1983-01-28 | 1984-08-08 | Toshiba Corp | 電荷結合素子の出力回路 |
| JP2508668B2 (ja) * | 1986-11-10 | 1996-06-19 | ソニー株式会社 | 電荷転送装置 |
| JPH084136B2 (ja) * | 1987-12-22 | 1996-01-17 | 日本電気株式会社 | 電荷転送装置 |
-
1990
- 1990-07-10 JP JP18202790A patent/JPH07123163B2/ja not_active Expired - Fee Related
- 1990-07-19 DE DE1990630142 patent/DE69030142T2/de not_active Expired - Fee Related
- 1990-07-19 EP EP90113876A patent/EP0409245B1/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6456541B2 (en) * | 2000-03-22 | 2002-09-24 | Kabushiki Kaisha Toshiba | Booster circuit for raising voltage by sequentially transferring charges from input terminals of booster units to output terminals thereof in response to clock signals having different phases |
| JP2006086757A (ja) * | 2004-09-15 | 2006-03-30 | Nec Electronics Corp | 固体撮像装置の電荷転送デバイスおよび固体撮像装置の電荷転送デバイスの駆動方法 |
| JP4641166B2 (ja) * | 2004-09-15 | 2011-03-02 | ルネサスエレクトロニクス株式会社 | 固体撮像装置の電荷転送デバイスおよび固体撮像装置の電荷転送デバイスの駆動方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69030142D1 (de) | 1997-04-17 |
| DE69030142T2 (de) | 1997-09-25 |
| EP0409245B1 (en) | 1997-03-12 |
| EP0409245A2 (en) | 1991-01-23 |
| JPH07123163B2 (ja) | 1995-12-25 |
| EP0409245A3 (en) | 1991-07-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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