JP2517740B2 - 全波整流回路 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/02—Conversion of ac power input into dc power output without possibility of reversal
- H02M7/04—Conversion of ac power input into dc power output without possibility of reversal by static converters
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Description
【発明の詳細な説明】 技術分野 この発明は全波整流回路に関する。
この発明は、特にAC電源から供給されたDC電圧で動作
するCMOS電界効果トランジスタが構成された共通チップ
上にすべての機能が集積されるような回路に適用するに
有益である.1つの典型的な応用は、電源から電磁又は容
量結合によって電力をチップに転送するようなものであ
る．その典型的な応用としてはペースメーカ及び”スマ
ート”クレジット・カード又は電子キーなどがある。
するCMOS電界効果トランジスタが構成された共通チップ
上にすべての機能が集積されるような回路に適用するに
有益である.1つの典型的な応用は、電源から電磁又は容
量結合によって電力をチップに転送するようなものであ
る．その典型的な応用としてはペースメーカ及び”スマ
ート”クレジット・カード又は電子キーなどがある。
従来技術 低い電力を必要とする多くの新たな集積回路の設計で
は、現在挿入されている誘電体を介し、動作機能を拡張
するため、結合したエネルギを容量的又は再充電可能な
電気化学手段に貯蔵するようにした、いわゆる集積回路
チップに電力を供給するに十分なエネルギを電磁気的に
又は容量的に結合するようなことが可能である。１つの
特定例としては、毎日電磁気的結合で再充電するペース
メーカがあり、他の例としてはチップに対する電力及び
データの両方を電磁結合する機構を通して電力を供給す
る“スマート”クレジット・カード又は電子キーがあ
り、それによってほぼ電気接触に関する問題を除去する
ことができる。
は、現在挿入されている誘電体を介し、動作機能を拡張
するため、結合したエネルギを容量的又は再充電可能な
電気化学手段に貯蔵するようにした、いわゆる集積回路
チップに電力を供給するに十分なエネルギを電磁気的に
又は容量的に結合するようなことが可能である。１つの
特定例としては、毎日電磁気的結合で再充電するペース
メーカがあり、他の例としてはチップに対する電力及び
データの両方を電磁結合する機構を通して電力を供給す
る“スマート”クレジット・カード又は電子キーがあ
り、それによってほぼ電気接触に関する問題を除去する
ことができる。
米国法定発明登録第H64はCMOS集積回路チップ技術に
実施しうる全波整流器を開示している。この公知の整流
器はブリッジ回路に構成された２つのトランジスタ及び
２つのダイオードを含む。２つのトランジスタはチップ
基板の別々な井戸に設けられ、２つのダイオードは隣り
合う基板とは反対導電型の夫々表面が隣接したソース／
ドレイン領域を含む。故に、この公知の整流器は別々の
井戸を要求せず、必要なｐ−ｎジャンクションの整流を
達成するために多数の物理的に分散した拡散及びコンタ
クトを使用するという欠点を有する。
実施しうる全波整流器を開示している。この公知の整流
器はブリッジ回路に構成された２つのトランジスタ及び
２つのダイオードを含む。２つのトランジスタはチップ
基板の別々な井戸に設けられ、２つのダイオードは隣り
合う基板とは反対導電型の夫々表面が隣接したソース／
ドレイン領域を含む。故に、この公知の整流器は別々の
井戸を要求せず、必要なｐ−ｎジャンクションの整流を
達成するために多数の物理的に分散した拡散及びコンタ
クトを使用するという欠点を有する。
発明の開示 この発明の目的は、集積回路構造に実施しうる複雑性
が最低の全波整流回路を提供することである。
が最低の全波整流回路を提供することである。
故に、この発明によると、第１の導電型の第１及び第
２の電界効果トランジスタを含む全波整流器であって、
前記トランジスタは第２の導電型の共通基板領域にあ
り、夫々第１及び第２のソース／ドレイン領域及びゲー
ト電極を有し、第１のノードによりDC負荷端子と前記第
１の電解効果トランジスタの第１のソース／ドレイン領
域と前記第２の電界効果トランジスタの第１のソース／
ドレイン領域との共通接続を規定し、第２のノードによ
り前記第１の電界効果トランジスタの前記第２のソース
／ドレイン領域及び前記ゲート電極とAC電源に対する１
接続この共通接続を規定し、第３のノードにより前記第
２の電界効果トランジスタの前記第２のソース／ドレイ
ン領域及び前記ゲート電極と前記AC電源に対する第２の
接続との共通接続を規定し、第４のノードにより他のDC
負荷端子と各在留する電界効果トランジスタの前記第２
の導電型基板領域との共通接続を規定するようにした全
波整流器を提供する。
２の電界効果トランジスタを含む全波整流器であって、
前記トランジスタは第２の導電型の共通基板領域にあ
り、夫々第１及び第２のソース／ドレイン領域及びゲー
ト電極を有し、第１のノードによりDC負荷端子と前記第
１の電解効果トランジスタの第１のソース／ドレイン領
域と前記第２の電界効果トランジスタの第１のソース／
ドレイン領域との共通接続を規定し、第２のノードによ
り前記第１の電界効果トランジスタの前記第２のソース
／ドレイン領域及び前記ゲート電極とAC電源に対する１
接続この共通接続を規定し、第３のノードにより前記第
２の電界効果トランジスタの前記第２のソース／ドレイ
ン領域及び前記ゲート電極と前記AC電源に対する第２の
接続との共通接続を規定し、第４のノードにより他のDC
負荷端子と各在留する電界効果トランジスタの前記第２
の導電型基板領域との共通接続を規定するようにした全
波整流器を提供する。
この発明の全波整流器は複雑性を最低にするほか、普
通の動作状態では不当に電力を浪費せず、他の集積回路
要素に容易に接続して濾波し調整されたDC整流電圧を供
給することができるという利点を有する。その上、この
整流回路は寄生バイポーラ・トランジスタの形成を防止
してその結果生じるようなラッチアップ問題を除去する
ように構成することができる。
通の動作状態では不当に電力を浪費せず、他の集積回路
要素に容易に接続して濾波し調整されたDC整流電圧を供
給することができるという利点を有する。その上、この
整流回路は寄生バイポーラ・トランジスタの形成を防止
してその結果生じるようなラッチアップ問題を除去する
ように構成することができる。
図面の簡単な説明 次は、下記添付図面を参照してその例によりこの発明
の実施例を説明する。
の実施例を説明する。
第１図は、この発明によるｐチャンネルの実施例の回
路図である。
路図である。
第２図は、全波整流を供給するように接続された典型
的なｐチャンネルの実施例の断面図を示す略図である。
的なｐチャンネルの実施例の断面図を示す略図である。
第３図は、この発明のｎチャンネルの実施例の回路図
である。
である。
発明を実施するための最良の形態 第１図はこの発明の好ましい実施例を示す．第２図は
この発明によるｐ井戸集積回路構造の断面図を示し、そ
れは電気接続、AC入力及び等価DC負荷を明確に表わすた
めのものである。
この発明によるｐ井戸集積回路構造の断面図を示し、そ
れは電気接続、AC入力及び等価DC負荷を明確に表わすた
めのものである。
第１図において、AC電力はAC入力電源１からノード2,
3に供給され、それらノード2,3はｐチャンネル電界効果
トランジスタ７のゲート電極４及びドレイン電極６に接
続され、ｐチャンネル電界効果トランジスタ11のゲート
電極８及びドレイン電極９に夫夫接続される。両電界効
果トランジスタはエンハンスメント形装置である。夫々
のトランジスタ7,11のソース電極5,10（第２図のドープ
ド領域）はノード12に共通に接続され、そのノードは接
地電位に接続され、又等価抵抗性負荷13に対する１接続
として使用される。等価抵抗性負荷13の他の側はノード
14、すなわち基板（第２図のドープド・コンタクト領域
19,21）に接続される。
3に供給され、それらノード2,3はｐチャンネル電界効果
トランジスタ７のゲート電極４及びドレイン電極６に接
続され、ｐチャンネル電界効果トランジスタ11のゲート
電極８及びドレイン電極９に夫夫接続される。両電界効
果トランジスタはエンハンスメント形装置である。夫々
のトランジスタ7,11のソース電極5,10（第２図のドープ
ド領域）はノード12に共通に接続され、そのノードは接
地電位に接続され、又等価抵抗性負荷13に対する１接続
として使用される。等価抵抗性負荷13の他の側はノード
14、すなわち基板（第２図のドープド・コンタクト領域
19,21）に接続される。
ノード2,3間にAC電圧があると、接地ノード12に対し
ノード14に全波整流波形を有する＋DC電圧を供給する。
ノード14のDC電圧の波形はAC入力の形、トランジスタ7,
11のバックバイアスを含むそのトランジスタのしきい値
電圧、及びダイオードの電圧降下によって影響を受け
る。又、分布容量濾波効果も存在する．例えば、ノード
14のDC電圧はわずかにチップされた全波整流サイン・パ
ターンから方形波AC入力のための近ACレベルになる。
ノード14に全波整流波形を有する＋DC電圧を供給する。
ノード14のDC電圧の波形はAC入力の形、トランジスタ7,
11のバックバイアスを含むそのトランジスタのしきい値
電圧、及びダイオードの電圧降下によって影響を受け
る。又、分布容量濾波効果も存在する．例えば、ノード
14のDC電圧はわずかにチップされた全波整流サイン・パ
ターンから方形波AC入力のための近ACレベルになる。
第２図はｐ井戸CMOS集積回路の前後におけるこの発明
の好ましい実施例の断面図を例示する．しかし、この発
明はこの実施例に限定されるものではなく、個個のNMOS
又はPMOS製造工程と同様ｎ井戸CMOS処理工程による装置
の製造にも十分実施しうるものである．同様に、この構
造は井戸の代りにエピタキシャル構造に変えることがで
きる．しかし、すべての場合、ラッチアップを受けやす
い構造を避けるように注意しなければならない。
の好ましい実施例の断面図を例示する．しかし、この発
明はこの実施例に限定されるものではなく、個個のNMOS
又はPMOS製造工程と同様ｎ井戸CMOS処理工程による装置
の製造にも十分実施しうるものである．同様に、この構
造は井戸の代りにエピタキシャル構造に変えることがで
きる．しかし、すべての場合、ラッチアップを受けやす
い構造を避けるように注意しなければならない。
第２図の実施例はn-基板16に形成され、p-不純物の選
択的井戸17を含む。図に示すように、この構造はp+ソー
ス／ドレイン領域6,9及び両トランジスタ7,11間に共通
する領域18間に存在する夫々の電極4,8に個々に応答す
るｐチャンネル電界効果トランジスタ7,11を含む．共通
ソース／ドレイン領域18は接地ノード12及び等価負荷13
の一方の側に接続される．トランジスタ７のソース／ド
レイン領域６はAC入力１の一方の側に接続されているノ
ード２に対するゲート電極４と共通に接続される。同様
に、ソース／ドレイン領域９はAC入力１の他の側に接続
されているノード３に対するトランジスタ11のゲート電
極８と共通に接続される．ノード14に現われた＋DC電圧
は等価負荷13の他方の側と、基板16のn+拡散19,21に接
続される。最少の単一基板表面コンタクトの要求と異な
り、フィールド酸化物領域27,28,29,31の下のn+チャン
ネル・ストップの創生と、複数のn+拡散の使用は基板16
に対して注入される電荷があるので公知のキャリヤ・ト
ラッピング技術を実行することができる。電荷はｐ−ｎ
ジャンクション６〜16又は９〜16が前方向バイアスされ
たときに基板16に注入される。その上、レイアウトの密
度及び電荷注入の利益はフィールド酸化物領域28,29を
除き、拡散19,21の間に必要なダイオードを形成する夫
々のn+コンタクト拡散19,21にp+拡散6,9を直ちに接触さ
せることになる。
択的井戸17を含む。図に示すように、この構造はp+ソー
ス／ドレイン領域6,9及び両トランジスタ7,11間に共通
する領域18間に存在する夫々の電極4,8に個々に応答す
るｐチャンネル電界効果トランジスタ7,11を含む．共通
ソース／ドレイン領域18は接地ノード12及び等価負荷13
の一方の側に接続される．トランジスタ７のソース／ド
レイン領域６はAC入力１の一方の側に接続されているノ
ード２に対するゲート電極４と共通に接続される。同様
に、ソース／ドレイン領域９はAC入力１の他の側に接続
されているノード３に対するトランジスタ11のゲート電
極８と共通に接続される．ノード14に現われた＋DC電圧
は等価負荷13の他方の側と、基板16のn+拡散19,21に接
続される。最少の単一基板表面コンタクトの要求と異な
り、フィールド酸化物領域27,28,29,31の下のn+チャン
ネル・ストップの創生と、複数のn+拡散の使用は基板16
に対して注入される電荷があるので公知のキャリヤ・ト
ラッピング技術を実行することができる。電荷はｐ−ｎ
ジャンクション６〜16又は９〜16が前方向バイアスされ
たときに基板16に注入される。その上、レイアウトの密
度及び電荷注入の利益はフィールド酸化物領域28,29を
除き、拡散19,21の間に必要なダイオードを形成する夫
々のn+コンタクト拡散19,21にp+拡散6,9を直ちに接触さ
せることになる。
回路の動作を理解するため、第２図の構造はAC入力１
がピーク値±７ボルトのサイン波電源であり、電界効果
トランジスタ7,11が公称−0.9Vのしきい値電圧を有する
ものと仮定する。AC入力１がノード２に対するノード３
に＋7Vの電圧を発生する時間中、p+領域９と複合基板16
/n+コンタクト領域21との間のジャンクションは正にバ
イアスされて、等価負荷13のノード14に対するｐ−ｎジ
ャンクション・ダイオード・ドロップより少い＋7Vを供
給する。等価負荷13の他方の側は電界効果トランジスタ
７を通してAC入力１に接続され、トランジスタ７は瞬間
AC入力電圧がｐ−ｎドロップと約1.6Vのトランジスタ７
のしきい値電圧との組合わせより大きいときはいつでも
導通するようバオアスされる。最終効果として負荷13は
5.4Vピークの整流電圧を経験した。AC入力電圧が逆にな
ると、今までの電流の導通はノード２からp+領域６を通
してn+領域19（及び21）に、負荷13を通してノード12
に、前方向バイアス電界効果トランジスタ11を通してノ
ード３に導通される。
がピーク値±７ボルトのサイン波電源であり、電界効果
トランジスタ7,11が公称−0.9Vのしきい値電圧を有する
ものと仮定する。AC入力１がノード２に対するノード３
に＋7Vの電圧を発生する時間中、p+領域９と複合基板16
/n+コンタクト領域21との間のジャンクションは正にバ
イアスされて、等価負荷13のノード14に対するｐ−ｎジ
ャンクション・ダイオード・ドロップより少い＋7Vを供
給する。等価負荷13の他方の側は電界効果トランジスタ
７を通してAC入力１に接続され、トランジスタ７は瞬間
AC入力電圧がｐ−ｎドロップと約1.6Vのトランジスタ７
のしきい値電圧との組合わせより大きいときはいつでも
導通するようバオアスされる。最終効果として負荷13は
5.4Vピークの整流電圧を経験した。AC入力電圧が逆にな
ると、今までの電流の導通はノード２からp+領域６を通
してn+領域19（及び21）に、負荷13を通してノード12
に、前方向バイアス電界効果トランジスタ11を通してノ
ード３に導通される。
濾波しない全波整流DC電圧はほとんどの場合、集積回
路の動作にとって認容できるものではない．しかし、電
力の要求が最少であり、多くのCMOS集積回路に対して共
通であるような場合、オンチップ容量的濾波が利用可能
である。限定された電力要求の場合、屡屡ｐ井戸のｐチ
ャンネル装置拡散の寄生容量効果から十分な濾波を得る
ことができる。そのような分布容量が有効な濾波のため
に不適当であることが証明された場合、容量性構造を加
えることも容易である。例えば、第２図における場合、
ノード14のDC電圧を濾波するため、ライン33によって接
続することができるｐ井戸17とn+領域32との間にジャン
クション・キャパシタを形成することができることを示
すものである。等価負荷13は同一基板16に機能的電子装
置を表わしうることに疑いないが、それを希望する場
合、基板16で表わす集積回路チップ外の要素を含めるこ
ともできる。
路の動作にとって認容できるものではない．しかし、電
力の要求が最少であり、多くのCMOS集積回路に対して共
通であるような場合、オンチップ容量的濾波が利用可能
である。限定された電力要求の場合、屡屡ｐ井戸のｐチ
ャンネル装置拡散の寄生容量効果から十分な濾波を得る
ことができる。そのような分布容量が有効な濾波のため
に不適当であることが証明された場合、容量性構造を加
えることも容易である。例えば、第２図における場合、
ノード14のDC電圧を濾波するため、ライン33によって接
続することができるｐ井戸17とn+領域32との間にジャン
クション・キャパシタを形成することができることを示
すものである。等価負荷13は同一基板16に機能的電子装
置を表わしうることに疑いないが、それを希望する場
合、基板16で表わす集積回路チップ外の要素を含めるこ
ともできる。
第２図に示す回路及び構造を考慮すると、それは多く
の独特な特徴を開示していることがわかる。第１に、こ
の構造はCMOS集積回路について使用されるに好ましいも
のであるが、その基本となる概念はNM0SおよびPMOS処理
装置に同様に適用可能である。第２に、第２図の回路は
局部ラッチアップ感受性を持たず。寄生バイポーラ・ト
ランジスタ構造が創生されない。ラッチアップ感受性が
ないと、それはｎ形基板に形成されるｐキャンネル装置
のために、及びｎチャンネル・トランジスタがｐ形基板
に形成されたとき、相補ｎ井戸の製造処理において有効
である。ｐ形基板のｎ井戸内にｐチャンネル・トランジ
スタを置くこと、及びｎ形基板のｐ井戸にｎチャンネル
・トランジスタを置くことの試みはラッチアップに感受
しやすい寄生縦形バイポーラ・トランジスタを創生する
ことになるからである。
の独特な特徴を開示していることがわかる。第１に、こ
の構造はCMOS集積回路について使用されるに好ましいも
のであるが、その基本となる概念はNM0SおよびPMOS処理
装置に同様に適用可能である。第２に、第２図の回路は
局部ラッチアップ感受性を持たず。寄生バイポーラ・ト
ランジスタ構造が創生されない。ラッチアップ感受性が
ないと、それはｎ形基板に形成されるｐキャンネル装置
のために、及びｎチャンネル・トランジスタがｐ形基板
に形成されたとき、相補ｎ井戸の製造処理において有効
である。ｐ形基板のｎ井戸内にｐチャンネル・トランジ
スタを置くこと、及びｎ形基板のｐ井戸にｎチャンネル
・トランジスタを置くことの試みはラッチアップに感受
しやすい寄生縦形バイポーラ・トランジスタを創生する
ことになるからである。
第１図の回路及び第２図の断面図に相補の回路を第３
図に示す。ノード2,3におけるAC入力１はｎチャンネル
・トランジスタ34,36をドライブして、負荷13の両端に
は、基板に対して発生した前の電圧とは極性が反対の負
荷電圧、すなわち全波整流DC電圧を供給する。ここでも
電界効果トランジスタ34,36はエンハンスメント・モー
ド形であり、約＋0.7Vのしきい値電圧を有する構造とす
るのが好ましい。第２図の断面図は第３図の回路にも適
用することができ、数領域の不純物形を交換し、負荷13
に対する接地とDC電圧の接続を逆にすればよい。
図に示す。ノード2,3におけるAC入力１はｎチャンネル
・トランジスタ34,36をドライブして、負荷13の両端に
は、基板に対して発生した前の電圧とは極性が反対の負
荷電圧、すなわち全波整流DC電圧を供給する。ここでも
電界効果トランジスタ34,36はエンハンスメント・モー
ド形であり、約＋0.7Vのしきい値電圧を有する構造とす
るのが好ましい。第２図の断面図は第３図の回路にも適
用することができ、数領域の不純物形を交換し、負荷13
に対する接地とDC電圧の接続を逆にすればよい。
第２図のｐチャンネル・トランジスタ7,11のしきい値
電圧の設定は拡散6,9から基板16に電荷を注入すること
についてバック・バイアス効果を考慮しなければならな
い。第３図のｎチャンネル・トランジスタの設定の場
合、基板は接地であり、バック．バイアス効果は生じな
いことに注目しよう。
電圧の設定は拡散6,9から基板16に電荷を注入すること
についてバック・バイアス効果を考慮しなければならな
い。第３図のｎチャンネル・トランジスタの設定の場
合、基板は接地であり、バック．バイアス効果は生じな
いことに注目しよう。
Claims (1)
- 【請求項１】第１導電形の第１の電解効果トランジスタ
（７）と第２の電界効果トランジスタ（11）を第２導電
形の半導体基板（16）上に形成したMOS集積回路であっ
て、 第１のノード（１）により、前記第１の電解効果トラン
ジスタ（７）のソース（５）と前記第２の電解効果トラ
ンジスタのソース（10）との接続をなし、 第２のノード（２）により、前記第１の電解効果トラン
ジスタ（７）のドレイン（６）とゲート電極（４）との
接続をなし、 第３のノード（３）により、前記第２の電解効果トラン
ジスタ（11）のドレイン（９）とゲート電極（８）との
接続をなし、 第４のノード（14）が前記半導体基板（16）に接続さ
れ、 前記第２のノード（２）と前記第３のノード（３）間に
交流電源を接続することにより、前記第１のノード
（１）と前記第４のノード（14）間に直流電源を取り出
す、全波整流回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US895,408 | 1978-04-11 | ||
| US06/895,408 US4875151A (en) | 1986-08-11 | 1986-08-11 | Two transistor full wave rectifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01500559A JPH01500559A (ja) | 1989-02-23 |
| JP2517740B2 true JP2517740B2 (ja) | 1996-07-24 |
Family
ID=25404465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62504839A Expired - Fee Related JP2517740B2 (ja) | 1986-08-11 | 1987-08-06 | 全波整流回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4875151A (ja) |
| EP (1) | EP0277193B1 (ja) |
| JP (1) | JP2517740B2 (ja) |
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|---|---|---|---|---|
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| US5153453A (en) * | 1991-08-16 | 1992-10-06 | International Business Machines Corp. | High voltage majority carrier rectifier |
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| DE69930168T2 (de) * | 1998-12-02 | 2006-08-03 | Seiko Epson Corp. | Stromversorgungsvorrichtung, stromversorgungsverfahren, tragbares elektronisches gerät und elektronisches uhrwerk |
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| US8310845B2 (en) * | 2010-02-10 | 2012-11-13 | Power Integrations, Inc. | Power supply circuit with a control terminal for different functional modes of operation |
| US9455621B2 (en) | 2013-08-28 | 2016-09-27 | Power Integrations, Inc. | Controller IC with zero-crossing detector and capacitor discharge switching element |
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| US3458798A (en) * | 1966-09-15 | 1969-07-29 | Ibm | Solid state rectifying circuit arrangements |
| US3955210A (en) * | 1974-12-30 | 1976-05-04 | International Business Machines Corporation | Elimination of SCR structure |
| US4039869A (en) * | 1975-11-28 | 1977-08-02 | Rca Corporation | Protection circuit |
| US4139880A (en) * | 1977-10-03 | 1979-02-13 | Motorola, Inc. | CMOS polarity reversal circuit |
| US4276592A (en) * | 1978-07-06 | 1981-06-30 | Rca Corporation | A-C Rectifier circuit for powering monolithic integrated circuits |
| US4476476A (en) * | 1979-04-05 | 1984-10-09 | National Semiconductor Corporation | CMOS Input and output protection circuit |
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| US4559548A (en) * | 1981-04-07 | 1985-12-17 | Tokyo Shibaura Denki Kabushiki Kaisha | CMOS Charge pump free of parasitic injection |
| EP0112119B1 (en) * | 1982-12-08 | 1988-08-24 | Siliconix Limited | Bridge rectifier circuit |
| US4777580A (en) * | 1985-01-30 | 1988-10-11 | Maxim Integrated Products | Integrated full-wave rectifier circuit |
-
1986
- 1986-08-11 US US06/895,408 patent/US4875151A/en not_active Expired - Lifetime
-
1987
- 1987-08-06 JP JP62504839A patent/JP2517740B2/ja not_active Expired - Fee Related
- 1987-08-06 WO PCT/US1987/001902 patent/WO1988001448A1/en active IP Right Grant
- 1987-08-06 EP EP87905395A patent/EP0277193B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| WO1988001448A1 (en) | 1988-02-25 |
| US4875151A (en) | 1989-10-17 |
| EP0277193A1 (en) | 1988-08-10 |
| JPH01500559A (ja) | 1989-02-23 |
| EP0277193B1 (en) | 1991-06-12 |
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