JPH03116749A - 半導体装置用パッケージ - Google Patents
半導体装置用パッケージInfo
- Publication number
- JPH03116749A JPH03116749A JP25418489A JP25418489A JPH03116749A JP H03116749 A JPH03116749 A JP H03116749A JP 25418489 A JP25418489 A JP 25418489A JP 25418489 A JP25418489 A JP 25418489A JP H03116749 A JPH03116749 A JP H03116749A
- Authority
- JP
- Japan
- Prior art keywords
- external leads
- semiconductor device
- probe pins
- package
- outer body
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 239000000523 sample Substances 0.000 claims abstract description 17
- 238000005516 engineering process Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置用パッケージに関する。
従来、この種の半導体装置用パッケージは、半
導体基板上に形成された半導体集積回路を保護するため
の一種のケースであり、通常、その外郭体は四角体であ
る。また、″半導体集積回路の入出力配線と接続する複
数本の外部リードが前記外郭体の一面より突出している
。さらに、この外部リードは金属性の細い丸棒である。
の一種のケースであり、通常、その外郭体は四角体であ
る。また、″半導体集積回路の入出力配線と接続する複
数本の外部リードが前記外郭体の一面より突出している
。さらに、この外部リードは金属性の細い丸棒である。
しかしながら、従来の半導体装置用パッケージでは、外
部リードが細い丸棒であるので、運搬あるいは収りあつ
がい等により曲り易く、また、その先端が揃っていない
ので、特性検査を行なう際に、使用されるテスターのプ
ローブピンと接触不良を起すという欠点がある。
部リードが細い丸棒であるので、運搬あるいは収りあつ
がい等により曲り易く、また、その先端が揃っていない
ので、特性検査を行なう際に、使用されるテスターのプ
ローブピンと接触不良を起すという欠点がある。
本発明の目的は、かかる欠点を解消する半導体装置用パ
ッケージを提供することにある。
ッケージを提供することにある。
本発明の半導体装置用パッケージは、外郭体に埋めこま
れるとともに半導体集積回路の入出力配線と接続される
複数本の外部リードと、この外部リードの前記外郭体よ
り突出する側の端面の孔に挿入されるプローブビンと、
前記孔に挿入されるとともに前記プローブビンを一方向
に押すスプリングとを有している。
れるとともに半導体集積回路の入出力配線と接続される
複数本の外部リードと、この外部リードの前記外郭体よ
り突出する側の端面の孔に挿入されるプローブビンと、
前記孔に挿入されるとともに前記プローブビンを一方向
に押すスプリングとを有している。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例を示す半導体装置用パッケー
ジの断面図、第2図は第1図のA部の拡大断面図である
。この半導体装置用パッケージは、第1図及び第2図に
示すように、外郭体1に埋めこまれるとともに半導体集
積回路の入出力配線と接続される複数本の外部リード2
と、この外部リード2の外郭体2より突出する側の端面
の孔に挿入されるプローブビン3と、前記孔に挿入され
るとともにプローブビン3を一方向に押すスプリング4
とを有している。
ジの断面図、第2図は第1図のA部の拡大断面図である
。この半導体装置用パッケージは、第1図及び第2図に
示すように、外郭体1に埋めこまれるとともに半導体集
積回路の入出力配線と接続される複数本の外部リード2
と、この外部リード2の外郭体2より突出する側の端面
の孔に挿入されるプローブビン3と、前記孔に挿入され
るとともにプローブビン3を一方向に押すスプリング4
とを有している。
このように、外部リード2の先端にプローブビン3を設
けることによって、使用するテスターのコンタクトに全
ての外部リードが一様に接触することが出来る。また、
この実施例では、片側に突出する外部リードにプローブ
ビンを設けた場合について述べたが、他の実施例で、両
側に外部リードを突出させ、この外部リードの先端にそ
れぞれのプローブビンを設ければ、検査の際に、方向性
がなくなるので、より利点がある。
けることによって、使用するテスターのコンタクトに全
ての外部リードが一様に接触することが出来る。また、
この実施例では、片側に突出する外部リードにプローブ
ビンを設けた場合について述べたが、他の実施例で、両
側に外部リードを突出させ、この外部リードの先端にそ
れぞれのプローブビンを設ければ、検査の際に、方向性
がなくなるので、より利点がある。
以上説明したように本発明は、外部リードの先端に伸縮
出来るプローブビンを設けることによって、特性試験の
際に、使用されるテスターとのコンタクトが確実にでき
る半導体装置用パッケージが得られるという効果がある
。
出来るプローブビンを設けることによって、特性試験の
際に、使用されるテスターとのコンタクトが確実にでき
る半導体装置用パッケージが得られるという効果がある
。
第1図は本発明の一実施例を示す半導体装置用パッケー
ジの断面図、第2図は第1図のA部の拡大断面図である
。 1・・・外郭体、2・・・外部リード、3・・・プロー
ブビン、4・・・スプリング。
ジの断面図、第2図は第1図のA部の拡大断面図である
。 1・・・外郭体、2・・・外部リード、3・・・プロー
ブビン、4・・・スプリング。
Claims (1)
- 外郭体に埋めこまれるとともに半導体集積回路の入出力
配線と接続される複数本の外部リードと、この外部リー
ドの前記外郭体より突出する側の端面の孔に挿入される
プローブピンと、前記孔に挿入されるとともに前記プロ
ーブピンを一方向に押すスプリングとを有することを特
徴とする半導体装置用パッケージ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25418489A JPH03116749A (ja) | 1989-09-28 | 1989-09-28 | 半導体装置用パッケージ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25418489A JPH03116749A (ja) | 1989-09-28 | 1989-09-28 | 半導体装置用パッケージ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03116749A true JPH03116749A (ja) | 1991-05-17 |
Family
ID=17261400
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25418489A Pending JPH03116749A (ja) | 1989-09-28 | 1989-09-28 | 半導体装置用パッケージ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03116749A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0745775A (ja) * | 1993-07-30 | 1995-02-14 | Nec Corp | 半導体パッケージとその接続構造 |
US6002178A (en) * | 1997-11-12 | 1999-12-14 | Lin; Paul T. | Multiple chip module configuration to simplify testing process and reuse of known-good chip-size package (CSP) |
-
1989
- 1989-09-28 JP JP25418489A patent/JPH03116749A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0745775A (ja) * | 1993-07-30 | 1995-02-14 | Nec Corp | 半導体パッケージとその接続構造 |
US6002178A (en) * | 1997-11-12 | 1999-12-14 | Lin; Paul T. | Multiple chip module configuration to simplify testing process and reuse of known-good chip-size package (CSP) |
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