JPH03110865A - 半導体装置 - Google Patents

半導体装置

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JPH03110865A
JPH03110865A JP24979689A JP24979689A JPH03110865A JP H03110865 A JPH03110865 A JP H03110865A JP 24979689 A JP24979689 A JP 24979689A JP 24979689 A JP24979689 A JP 24979689A JP H03110865 A JPH03110865 A JP H03110865A
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JP
Japan
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cell rows
fundamental
cells
semiconductor substrate
center
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Pending
Application number
JP24979689A
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Inventor
Koji Takeda
浩二 武田
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にマスタースライスの基
本セルの配置に関する。
〔従来の技術〕
従来、この種の基本セル列の配置は、等間隔に配置され
ていた。
〔発明が解決しようとする課題〕
上述した従来の基本セル列の配置では、集積回路の設計
時に信号線が中心部分に集中しやすいので、未配線が生
じやすくなるという欠点がある。
〔課題を解決するための手段〕
本発明は、基本セル列の配置において、信号線が集中し
やすい中心部分の基本セル列の配置間隔が広がっている
ことを特徴とする。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例の平面図である。
半導体基板上１に規則的に基本セル２を有している基本
セル列３と規則的に外部セル４を有している外部セル列
５とを有する。特に、半導体基板ｌの上には、基本セル
列３が端から中心に向かって段々配置間隔が広くなって
配置されている。
第２図は、本発明の他の実施例の平面図である。
半導体基板１の上には、基本セル列３が端から中心に向
かって段階的に配置間隔が広くなって配置されている。
〔発明の効果〕
以上説明したように本発明は、基本セル列の配置間隔を
端から中心に向かって広げることにより、集債回路の設
計時に信号線の配線が未配線になりにくくなり、設計時
間を短縮することが出来る効果がある。
【図面の簡単な説明】
第１図は本発明のマスタースライスの実施例１の平面図
、第２図は本発明のマスタースライスの他の実施例の平
面図、第３図は従来のマスタースライスの平面図である
。 ■・・・・・・半導体基板、２・・・・基本セル、３・
・・・・基本セル列、４・・・・・・外部セル、５・・
・・・・外部セル列。

Claims (1)

    【特許請求の範囲】
  1. 半導体基板上に行列に配置された基本セルを持つマスタ
    ースライスにおいて、端から中心に進むにつれて基本セ
    ル列の配置間隔を広くしている事を特徴とする半導体装
    置。
JP24979689A 1989-09-25 1989-09-25 半導体装置 Pending JPH03110865A (ja)

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