JPH03110863A - 容量ポリシリコンの形成方法 - Google Patents
容量ポリシリコンの形成方法Info
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- JPH03110863A JPH03110863A JP1249858A JP24985889A JPH03110863A JP H03110863 A JPH03110863 A JP H03110863A JP 1249858 A JP1249858 A JP 1249858A JP 24985889 A JP24985889 A JP 24985889A JP H03110863 A JPH03110863 A JP H03110863A
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は半導体メモリーセルの製造工程における容量ポ
リシリコンの形成方法に関する。
リシリコンの形成方法に関する。
［従来の技術］
半導体集積回路、特に半導体メモリーの高集積化に伴い
、一つの半導体メモリーセルの占める面積は小さくなる
。そこで、半導体メモリーセルの占める面積を縮小する
ことを目的として実施されている方法としてスタックド
半導体メモリーセルがある。スタックド半導体メモリー
セルはコンデンサーを半導体素子上や素子分離絶縁膜上
に形成できるため、一つの半導体メモリーセルの平面的
な面積を縮小することができる半導体メモリーセルであ
るが、半導体メモリーの高集積化が著しく進に従いコン
デンサーの占める面積はますます小さくなり、一定量以
上の電荷を確保するためにコンデンサーとなるポリシリ
コンの膜厚を厚くし表面積を増加させて電荷の蓄積量を
増加させる必要がある。表面積を増加させる構造を第４
図に示す。
、一つの半導体メモリーセルの占める面積は小さくなる
。そこで、半導体メモリーセルの占める面積を縮小する
ことを目的として実施されている方法としてスタックド
半導体メモリーセルがある。スタックド半導体メモリー
セルはコンデンサーを半導体素子上や素子分離絶縁膜上
に形成できるため、一つの半導体メモリーセルの平面的
な面積を縮小することができる半導体メモリーセルであ
るが、半導体メモリーの高集積化が著しく進に従いコン
デンサーの占める面積はますます小さくなり、一定量以
上の電荷を確保するためにコンデンサーとなるポリシリ
コンの膜厚を厚くし表面積を増加させて電荷の蓄積量を
増加させる必要がある。表面積を増加させる構造を第４
図に示す。
第４図は従来のスタックド半導体メモリーセルのコンデ
ンサーとなるポリシリコンを加工形成した状態を示す模
式的断面図である。図において、ＩＩは半導体基板、１
２は素子分離絶縁膜、＋３はゲート電極、 ＋４は高濃
度不純物拡散領域、１５は層間絶縁膜、１６はコンデン
サーとなる容量ポリシリコンである。また、第５図はさ
らに表面積を増加させる方法として提案されたスタック
ドトレンチ構造のメモリーセル（＋９８９ ＳＹＭＰＯ
５ＩＵＭ ＯＮ ＶＬＳＩ ＴＥＣＨＮＯＬＯＧＹ Ｐ
６９−７０ ＬＳＩ Ｒ＆Ｄ Ｌａｂｏｒａｔｏｒｙ、
Ｍｉｔｓｕｂｉｓｈｉ Ｅｌ−ｅｃｔｒｉｃＣｏｒｐ、
Ｗ、Ｗａｋａｍｉｙａ等）を示す模式的断面図である
。図において、２Ｉは半導体基板、２２は素子分離絶縁
膜、２３はゲート電極、２４は高濃度不純物拡散領域、
２５は層間絶縁膜、２６は容量ポリシリコンである。
ンサーとなるポリシリコンを加工形成した状態を示す模
式的断面図である。図において、ＩＩは半導体基板、１
２は素子分離絶縁膜、＋３はゲート電極、 ＋４は高濃
度不純物拡散領域、１５は層間絶縁膜、１６はコンデン
サーとなる容量ポリシリコンである。また、第５図はさ
らに表面積を増加させる方法として提案されたスタック
ドトレンチ構造のメモリーセル（＋９８９ ＳＹＭＰＯ
５ＩＵＭ ＯＮ ＶＬＳＩ ＴＥＣＨＮＯＬＯＧＹ Ｐ
６９−７０ ＬＳＩ Ｒ＆Ｄ Ｌａｂｏｒａｔｏｒｙ、
Ｍｉｔｓｕｂｉｓｈｉ Ｅｌ−ｅｃｔｒｉｃＣｏｒｐ、
Ｗ、Ｗａｋａｍｉｙａ等）を示す模式的断面図である
。図において、２Ｉは半導体基板、２２は素子分離絶縁
膜、２３はゲート電極、２４は高濃度不純物拡散領域、
２５は層間絶縁膜、２６は容量ポリシリコンである。
［発明が解決しようとする課題〕
半導体メモリーの高集積化が進むに従いスタックド半導
体メモリーセルが用いられるようになってきたが、高集
積化がさらに進むに従いコンデンサーとなる容量ポリシ
リコンの膜厚もさらに厚くする必要がある。容量ポリシ
リコンの膜厚が厚くなるということは、その後の工程で
形成される配線が断線や短絡される恐れが大きくなり、
半導体装置の信頼性の低下を招く。また、若宮等により
提案されたスタックドトレンチ構造では製造工程の複雑
化による半導体装置の信頼性低下を招く恐れがある。
体メモリーセルが用いられるようになってきたが、高集
積化がさらに進むに従いコンデンサーとなる容量ポリシ
リコンの膜厚もさらに厚くする必要がある。容量ポリシ
リコンの膜厚が厚くなるということは、その後の工程で
形成される配線が断線や短絡される恐れが大きくなり、
半導体装置の信頼性の低下を招く。また、若宮等により
提案されたスタックドトレンチ構造では製造工程の複雑
化による半導体装置の信頼性低下を招く恐れがある。
本発明の目的は前記課題を解決した容量ポリシリコンの
形成方法を提供することにある。
形成方法を提供することにある。
〔課題を解決するための手段］
前記目的を達成するため、本発明に係る容量ポリシリコ
ンの形成方法は、一つのトランジスタとポリシリコンと
によって形成される一つのコンデンサーからなる半導体
メモリーセルにおいて、半導体基板上に半導体素子を形
成する工程と、前記半導体素子内の所望の領域にコンタ
クトホールを形成する工程と、コンデンサーとなるポリ
シリコンを堆積する工程と、コンデンサーを加工形成す
るためのエツチングマスクとなるレジストパターンを形
成する工程と、シリコン、ハロゲン元素及び酸素を含む
エツチングガスを用いレジストパターンの側面にシリコ
ンの酸化物を堆積しながらレジストパターンとポリシリ
コンを異方性エツチングする工程とを含むものである。
ンの形成方法は、一つのトランジスタとポリシリコンと
によって形成される一つのコンデンサーからなる半導体
メモリーセルにおいて、半導体基板上に半導体素子を形
成する工程と、前記半導体素子内の所望の領域にコンタ
クトホールを形成する工程と、コンデンサーとなるポリ
シリコンを堆積する工程と、コンデンサーを加工形成す
るためのエツチングマスクとなるレジストパターンを形
成する工程と、シリコン、ハロゲン元素及び酸素を含む
エツチングガスを用いレジストパターンの側面にシリコ
ンの酸化物を堆積しながらレジストパターンとポリシリ
コンを異方性エツチングする工程とを含むものである。
〔作用］
本発明によれば、スタックド半導体メモリーセルのコン
デンサーとなるポリシリコンをドライエツチング形成す
る際のガスにシリコンとハロゲン元素と酸素を含むガス
を用い、エツチングマスクとなるレジストパターンの側
壁にシリコン酸化物を堆積しながらレジストとポリシリ
コンをエツチングすることにより、レジスト側壁に堆積
したシリコン酸化物がエツチングマスクとなり、ポリシ
リコンはレジストパターンのエツジに相当する部分の幅
約０．１５ｐｍのみエツチングされず、その他の部分は
エツチングされることによって、第３図（ａ）に示すよ
うに、容量ポリシリコン７内のエツチング部７ａ形状は
カップ型になるので、表面積は増加する。第３図（ａ）
はエツチング形状の例を示す模式図である。また、第３
図（ハ）はパターン内側のトレンチ部の深さＸを変えた
ときの容量ポリシリコンの表面積の変化を示す。図では
従来の容量ポリシリコンに対する本発明の容量ポリシリ
コンの比で示しである。表面積が増加すると、電荷の蓄
積量も増加し同程度の容量を確保する場合、ポリシリコ
ンの膜厚を通常のスタックド半導体メモリーセルより薄
くできるため、その後の工程で形成される配線の断線や
短絡の恐れは小さくなり、半導体メモリーセルの信頼性
は上昇する。また、容量ポリシリコンのエツチング条件
を変えるだけで、製造工程は通常のスタックド半導体メ
モリーセルの製造工程をそのまま使用できる。
デンサーとなるポリシリコンをドライエツチング形成す
る際のガスにシリコンとハロゲン元素と酸素を含むガス
を用い、エツチングマスクとなるレジストパターンの側
壁にシリコン酸化物を堆積しながらレジストとポリシリ
コンをエツチングすることにより、レジスト側壁に堆積
したシリコン酸化物がエツチングマスクとなり、ポリシ
リコンはレジストパターンのエツジに相当する部分の幅
約０．１５ｐｍのみエツチングされず、その他の部分は
エツチングされることによって、第３図（ａ）に示すよ
うに、容量ポリシリコン７内のエツチング部７ａ形状は
カップ型になるので、表面積は増加する。第３図（ａ）
はエツチング形状の例を示す模式図である。また、第３
図（ハ）はパターン内側のトレンチ部の深さＸを変えた
ときの容量ポリシリコンの表面積の変化を示す。図では
従来の容量ポリシリコンに対する本発明の容量ポリシリ
コンの比で示しである。表面積が増加すると、電荷の蓄
積量も増加し同程度の容量を確保する場合、ポリシリコ
ンの膜厚を通常のスタックド半導体メモリーセルより薄
くできるため、その後の工程で形成される配線の断線や
短絡の恐れは小さくなり、半導体メモリーセルの信頼性
は上昇する。また、容量ポリシリコンのエツチング条件
を変えるだけで、製造工程は通常のスタックド半導体メ
モリーセルの製造工程をそのまま使用できる。
以下、本発明の一実施例を図面を用いて詳細に説明する
。
。
第１図（ａ）、（ハ）、（Ｃ）は本発明の容量ポリシリ
コンのエツチング方法を用いた半導体メモリーセルの製
造途中を示す模式的断面図である。まず、第１図（ａ）
に示すように、シリコン基板ｌ上に素子分離絶縁膜２を
形成し、続いてゲート電極３を形成し、ｎ型高濃度不純
物拡散領域４を形成する。続いて、層間絶縁膜５を形成
した後、コンタクトホールを形成するためのレジストパ
ターン６を形成し、ＣＦ。
コンのエツチング方法を用いた半導体メモリーセルの製
造途中を示す模式的断面図である。まず、第１図（ａ）
に示すように、シリコン基板ｌ上に素子分離絶縁膜２を
形成し、続いてゲート電極３を形成し、ｎ型高濃度不純
物拡散領域４を形成する。続いて、層間絶縁膜５を形成
した後、コンタクトホールを形成するためのレジストパ
ターン６を形成し、ＣＦ。
とＨ，ガスを用い１３．５６ＭＨｚの平行平板型カソー
ドカップルＲＩＥ装置で、圧力５Ｐａ、ＲＦ電力ＩＫＷ
で層間絶縁膜５をドライエツチングしコンタクトホール
６ａを形成する。次に、第１図（ハ）に示すように、層
間絶縁膜５及びコンタクトホール６ａにコンデンサーと
なるポリシリコン７を１ｐｍＣＶＤ法を用いて堆積し熱
拡散法を用いてポリシリコン７に燐を拡散する。次に容
量ポリシリコンとして残す領域にコンデンサーを加工形
成するためのエツチングマスクとなる容量レジストパタ
ーン８を形成する。次いで、第１図（ｃ）に示すように
、５ｉＣＱ、と０８ガスを用いてレジストパターン８を
エツチングマスクとして１３．５６ＭＨｚの平行平板型
カソードカップルＲＩＥ装置を用い、圧力３Ｐａ、 Ｒ
Ｆ電力４００Ｗでレジストパターン８の側壁にシリコン
酸化物９を堆積させながら、レジストパターン８とポリ
シリコン７を異方性エツチングする条件でドライエツチ
ングする。
ドカップルＲＩＥ装置で、圧力５Ｐａ、ＲＦ電力ＩＫＷ
で層間絶縁膜５をドライエツチングしコンタクトホール
６ａを形成する。次に、第１図（ハ）に示すように、層
間絶縁膜５及びコンタクトホール６ａにコンデンサーと
なるポリシリコン７を１ｐｍＣＶＤ法を用いて堆積し熱
拡散法を用いてポリシリコン７に燐を拡散する。次に容
量ポリシリコンとして残す領域にコンデンサーを加工形
成するためのエツチングマスクとなる容量レジストパタ
ーン８を形成する。次いで、第１図（ｃ）に示すように
、５ｉＣＱ、と０８ガスを用いてレジストパターン８を
エツチングマスクとして１３．５６ＭＨｚの平行平板型
カソードカップルＲＩＥ装置を用い、圧力３Ｐａ、 Ｒ
Ｆ電力４００Ｗでレジストパターン８の側壁にシリコン
酸化物９を堆積させながら、レジストパターン８とポリ
シリコン７を異方性エツチングする条件でドライエツチ
ングする。
次にＯ３に２％のＣＦ４を混入したガスをマイクロ波に
よって放電させることにより、シリコン酸化物９とエツ
チング後の残留レジストパターン８が除去され第２図の
構造のものが得られる。第２図に示すように本発明によ
れば、容量ポリシリコン７がカップ型にエツチングされ
ることとなり、容量ポリシリコン７の表面積が増大し、
電荷の蓄積量も増大することとなる。
よって放電させることにより、シリコン酸化物９とエツ
チング後の残留レジストパターン８が除去され第２図の
構造のものが得られる。第２図に示すように本発明によ
れば、容量ポリシリコン７がカップ型にエツチングされ
ることとなり、容量ポリシリコン７の表面積が増大し、
電荷の蓄積量も増大することとなる。
実施例ではエツチングガスとして５ｉＣＱ４とＯｌを用
いているが、シリコンとハロゲン元素と酸素を含んでい
れば５ｉＣＱ４とＯ３の混合ガスに限らず、例、えば５
ＩＦ４やＳｉ、Ｆ、とＯｆの混合ガスを用いることがで
きる。また、実施例ではポリシリコン７への燐の拡散に
熱拡散法を用いているが、ポリシリコン７に燐を拡散す
ることができれば熱拡散法に限らず他の方法を用いるこ
とができる。また、実施例では容量ポリシリコン７のエ
ツチングには平行平板型カソードカップルＲＩＥ装置を
用いているが、レジストパターン８の側壁にシリコン酸
化物９が堆積しレジストパターン８と容量ポリシリコン
７がエツチングされる条件が得られれば平行平板型カソ
ードカップルＲＩＥ装置を用いなくとも実施できる。ま
た、実施例ではレジストパターン８とシリコン酸化物９
はｏｌに２％のＣＦ４を混入したガスをマイクロ波を用
いて放電させて除去しているが、レジストパターン８と
シリコン酸化物９が除去される方法であればマイクロ波
放電に限らず実施できる。
いているが、シリコンとハロゲン元素と酸素を含んでい
れば５ｉＣＱ４とＯ３の混合ガスに限らず、例、えば５
ＩＦ４やＳｉ、Ｆ、とＯｆの混合ガスを用いることがで
きる。また、実施例ではポリシリコン７への燐の拡散に
熱拡散法を用いているが、ポリシリコン７に燐を拡散す
ることができれば熱拡散法に限らず他の方法を用いるこ
とができる。また、実施例では容量ポリシリコン７のエ
ツチングには平行平板型カソードカップルＲＩＥ装置を
用いているが、レジストパターン８の側壁にシリコン酸
化物９が堆積しレジストパターン８と容量ポリシリコン
７がエツチングされる条件が得られれば平行平板型カソ
ードカップルＲＩＥ装置を用いなくとも実施できる。ま
た、実施例ではレジストパターン８とシリコン酸化物９
はｏｌに２％のＣＦ４を混入したガスをマイクロ波を用
いて放電させて除去しているが、レジストパターン８と
シリコン酸化物９が除去される方法であればマイクロ波
放電に限らず実施できる。
［発明の効果］
本発明を用いてパターンの内側のトレンチ部を例えば０
．９ＩＩｍエツチングすると、従来と比較すると表面積
は約１．５倍になり、電荷の蓄積量が増加する。また、
同程度の容量を確保しようとした場合コンデンサーとな
るポリシリコンの膜厚を簿くすることができるので、段
差が低減され、その後形成される配線の断線や短絡の恐
れが低減し半導体装置の信頼性が向上する利点がある。
．９ＩＩｍエツチングすると、従来と比較すると表面積
は約１．５倍になり、電荷の蓄積量が増加する。また、
同程度の容量を確保しようとした場合コンデンサーとな
るポリシリコンの膜厚を簿くすることができるので、段
差が低減され、その後形成される配線の断線や短絡の恐
れが低減し半導体装置の信頼性が向上する利点がある。
第１図（ａ）、 （ｂ）、 （ｃ）は本発明の製造方法
を工程順に示す模式的断面図、第２図は本発明を用いて
製造した半導体メモリーセルを示す模式断面図、第３図
（ａ）は本発明におけるエツチング形状の例を示す模式
図、第３図（ロ）はパターン内側のトレンチ部の深さを
変えたときの容量ポリシリコンの表面積の変化を示す図
、第４図、第５図は従来の方法を用いて製造した半導体
メモリーセルを示す模式断面図である。 １・・・半導体基板 ２・・・素子分離絶縁膜３・
・・ゲート電極 ４・・・高濃度不純物拡散領域５
・・・層間絶縁膜 ６ａ・・・コンタクトホール７
・・・容量ポリシリコン
を工程順に示す模式的断面図、第２図は本発明を用いて
製造した半導体メモリーセルを示す模式断面図、第３図
（ａ）は本発明におけるエツチング形状の例を示す模式
図、第３図（ロ）はパターン内側のトレンチ部の深さを
変えたときの容量ポリシリコンの表面積の変化を示す図
、第４図、第５図は従来の方法を用いて製造した半導体
メモリーセルを示す模式断面図である。 １・・・半導体基板 ２・・・素子分離絶縁膜３・
・・ゲート電極 ４・・・高濃度不純物拡散領域５
・・・層間絶縁膜 ６ａ・・・コンタクトホール７
・・・容量ポリシリコン
Claims (1)
- （１）一つのトランジスタとポリシリコンとによって形
成される一つのコンデンサーからなる半導体メモリーセ
ルにおいて、半導体基板上に半導体素子を形成する工程
と、前記半導体素子内の所望の領域にコンタクトホール
を形成する工程と、コンデンサーとなるポリシリコンを
堆積する工程と、コンデンサーを加工形成するためのエ
ッチングマスクとなるレジストパターンを形成する工程
と、シリコン、ハロゲン元素及び酸素を含むエッチング
ガスを用いレジストパターンの側面にシリコンの酸化物
を堆積しながらレジストパターンとポリシリコンを異方
性エッチングする工程とを含むことを特徴とする容量ポ
リシリコンの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1249858A JPH088340B2 (ja) | 1989-09-26 | 1989-09-26 | 容量ポリシリコンの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1249858A JPH088340B2 (ja) | 1989-09-26 | 1989-09-26 | 容量ポリシリコンの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03110863A true JPH03110863A (ja) | 1991-05-10 |
| JPH088340B2 JPH088340B2 (ja) | 1996-01-29 |
Family
ID=17199237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1249858A Expired - Lifetime JPH088340B2 (ja) | 1989-09-26 | 1989-09-26 | 容量ポリシリコンの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088340B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04364068A (ja) * | 1991-06-11 | 1992-12-16 | Nec Corp | 半導体メモリセルとその形成方法 |
| EP0858105A2 (en) * | 1997-01-06 | 1998-08-12 | Texas Instruments Inc. | Method of forming a stacked capacitor electrode for a DRAM |
| JP2008061671A (ja) * | 2006-09-05 | 2008-03-21 | Sanyo Electric Co Ltd | 椅子式マッサージ機 |
-
1989
- 1989-09-26 JP JP1249858A patent/JPH088340B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04364068A (ja) * | 1991-06-11 | 1992-12-16 | Nec Corp | 半導体メモリセルとその形成方法 |
| EP0858105A2 (en) * | 1997-01-06 | 1998-08-12 | Texas Instruments Inc. | Method of forming a stacked capacitor electrode for a DRAM |
| EP0858105A3 (en) * | 1997-01-06 | 2001-10-04 | Texas Instruments Inc. | Method of forming a stacked capacitor electrode for a DRAM |
| JP2008061671A (ja) * | 2006-09-05 | 2008-03-21 | Sanyo Electric Co Ltd | 椅子式マッサージ機 |
| JP4716959B2 (ja) * | 2006-09-05 | 2011-07-06 | 三洋電機株式会社 | 椅子式マッサージ機 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088340B2 (ja) | 1996-01-29 |
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