JPH088340B2 - 容量ポリシリコンの形成方法 - Google Patents
容量ポリシリコンの形成方法Info
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリーセルの製造工程における容量
ポリシリコンの形成方法に関する。
ポリシリコンの形成方法に関する。
半導体集積回路、特に半導体メモリーの高集積化に伴
い、一つの半導体メモリーセルの占める面積は小さくな
る。そこで、半導体メモリーセルの占める面積を縮小す
ることを目的として実施されている方法としてスタック
ト半導体メモリーセルがある。スタックト半導体メモリ
ーセルはコンデンサーを半導体素子上や素子分離絶縁膜
上に形成できるため、一つの半導体メモリーセルの平面
的な面積を縮小することができる半導体メモリーセルで
あるが、半導体メモリーの高集積化が著しく進に従いコ
ンデンサーの占める面積はますます小さくなり、一定量
以上の電荷を確保するためにコンデンサーとなるポリシ
リコンの膜厚を厚くし表面積を増加させて電荷の蓄積量
を増加させる必要がある。表面積を増加させる構造を第
４図に示す。第４図は従来のスタックト半導体メモリー
セルのコンデンサーとなるポリシリコンを加工形成した
状態を示す模式的断面図である。図において、11は半導
体基板、12は素子分離絶縁膜、13はゲート電極、14は高
濃度不純物拡散領域、15は層間絶縁膜、16はコンデンサ
ーとなる容量ポリシリコンである。また、第５図はさら
に表面積を増加させる方法として提案されたスタックト
トレンチ構造のメモリーセル（1989 SYMPOSIUM ON VLSI
TECHNOLOGY P69−70 LSI R＆D Laboratory,Mitsubishi
ElectricCorp.W.Wakamiya等）を示す模式的断面図であ
る。図において、21は半導体基板、22は素子分離絶縁
膜、23はゲート電極、24は高濃度不純物拡散領域、25は
層間絶縁膜、26は容量ポリシリコンである。
い、一つの半導体メモリーセルの占める面積は小さくな
る。そこで、半導体メモリーセルの占める面積を縮小す
ることを目的として実施されている方法としてスタック
ト半導体メモリーセルがある。スタックト半導体メモリ
ーセルはコンデンサーを半導体素子上や素子分離絶縁膜
上に形成できるため、一つの半導体メモリーセルの平面
的な面積を縮小することができる半導体メモリーセルで
あるが、半導体メモリーの高集積化が著しく進に従いコ
ンデンサーの占める面積はますます小さくなり、一定量
以上の電荷を確保するためにコンデンサーとなるポリシ
リコンの膜厚を厚くし表面積を増加させて電荷の蓄積量
を増加させる必要がある。表面積を増加させる構造を第
４図に示す。第４図は従来のスタックト半導体メモリー
セルのコンデンサーとなるポリシリコンを加工形成した
状態を示す模式的断面図である。図において、11は半導
体基板、12は素子分離絶縁膜、13はゲート電極、14は高
濃度不純物拡散領域、15は層間絶縁膜、16はコンデンサ
ーとなる容量ポリシリコンである。また、第５図はさら
に表面積を増加させる方法として提案されたスタックト
トレンチ構造のメモリーセル（1989 SYMPOSIUM ON VLSI
TECHNOLOGY P69−70 LSI R＆D Laboratory,Mitsubishi
ElectricCorp.W.Wakamiya等）を示す模式的断面図であ
る。図において、21は半導体基板、22は素子分離絶縁
膜、23はゲート電極、24は高濃度不純物拡散領域、25は
層間絶縁膜、26は容量ポリシリコンである。
半導体メモリーの高集積化が進むに従いスタックト半
導体メモリーセルが用いられるようになつてきたが、高
集積化がさらに進むに従いコンデンサーとなる容量ポリ
シリコンの膜厚もさらに厚くする必要がある。容量ポリ
シリコンの膜厚が厚くなるということは、その後の工程
で形成される配線が断線や短絡される恐れが大きくな
り、半導体装置の信頼性の低下を招く。また、若宮等に
より提案されたスタックトトレンチ構造では製造工程の
複雑化による半導体装置の信頼性低下を招く恐れがあ
る。
導体メモリーセルが用いられるようになつてきたが、高
集積化がさらに進むに従いコンデンサーとなる容量ポリ
シリコンの膜厚もさらに厚くする必要がある。容量ポリ
シリコンの膜厚が厚くなるということは、その後の工程
で形成される配線が断線や短絡される恐れが大きくな
り、半導体装置の信頼性の低下を招く。また、若宮等に
より提案されたスタックトトレンチ構造では製造工程の
複雑化による半導体装置の信頼性低下を招く恐れがあ
る。
本発明の目的は前記課題を解決した容量ポリシリコン
の形成方法を提供することにある。
の形成方法を提供することにある。
前記目的を達成するため、本発明に係る容量ポリシリ
コンの形成方法は、一つのトランジスタとポリシリコン
とによって形成される一つのコンデンサーからなる半導
体メモリーセルにおいて、半導体基板上に半導体素子を
形成する工程と、前記半導体素子内の所望の領域にコン
タクトホールを形成する工程と、コンデンサーとなるポ
リシリコンを堆積する工程と、コンデンサーを加工形成
するためのエッチングマスクとなるレジストパターンを
形成する工程と、シリコン，ハロゲン元素及び酸素を含
むエッチングガスを用いレジストパターンの側面にシリ
コンの酸化物を堆積しながらレジストパターンとポリシ
リコンを異方性エッチングする工程とを含むものであ
る。
コンの形成方法は、一つのトランジスタとポリシリコン
とによって形成される一つのコンデンサーからなる半導
体メモリーセルにおいて、半導体基板上に半導体素子を
形成する工程と、前記半導体素子内の所望の領域にコン
タクトホールを形成する工程と、コンデンサーとなるポ
リシリコンを堆積する工程と、コンデンサーを加工形成
するためのエッチングマスクとなるレジストパターンを
形成する工程と、シリコン，ハロゲン元素及び酸素を含
むエッチングガスを用いレジストパターンの側面にシリ
コンの酸化物を堆積しながらレジストパターンとポリシ
リコンを異方性エッチングする工程とを含むものであ
る。
本発明によれば、スタックト半導体メモリーセルのコ
ンデンサーとなるポリシリコンをドライエッチング形成
する際のガスにシリコンとハロゲン元素と酸素を含むガ
スを用い、エッチングマスクとなるレジストパターンの
側壁にシリコン酸化物を堆積しながらレジストとポリシ
リコンをエッチングすることにより、レジスト側壁に堆
積したシリコン酸化物がエッチングマスクとなり、ポリ
シリコンはレジストパターンのエッジに相当する部分の
幅約0.15μｍのみエッチングされず、その他の部分はエ
ッチングされることによって、第３図（ａ）に示すよう
に、容量ポリシリコン７内のエッチング部7a形状はカッ
プ型になるので、表面積は増加する。第３図（ａ）はエ
ッチング形状の例を示す模式図である。また、第３図
（ｂ）はパターン内側のトレンチ部の深さＸを変えたと
きの容量ポリシリコンの表面積の変化を示す。図では従
来の容量ポリシリコンに対する本発明の容量ポリシリコ
ンの比で示してある。表面積が増加すると、電荷の蓄積
量も増加し同程度の容量を確保する場合、ポリシリコン
の膜厚を通常のスタックト半導体メモリーセルより薄く
できるため、その後の工程で形成される配線の断線や短
絡の恐れは小さくなり、半導体メモリーセルの信頼性は
上昇する。また、容量ポリシリコンのエッチング条件を
変えるだけで、製造工程は通常のスタックト半導体メモ
リーセルの製造工程をそのまま使用できる。
ンデンサーとなるポリシリコンをドライエッチング形成
する際のガスにシリコンとハロゲン元素と酸素を含むガ
スを用い、エッチングマスクとなるレジストパターンの
側壁にシリコン酸化物を堆積しながらレジストとポリシ
リコンをエッチングすることにより、レジスト側壁に堆
積したシリコン酸化物がエッチングマスクとなり、ポリ
シリコンはレジストパターンのエッジに相当する部分の
幅約0.15μｍのみエッチングされず、その他の部分はエ
ッチングされることによって、第３図（ａ）に示すよう
に、容量ポリシリコン７内のエッチング部7a形状はカッ
プ型になるので、表面積は増加する。第３図（ａ）はエ
ッチング形状の例を示す模式図である。また、第３図
（ｂ）はパターン内側のトレンチ部の深さＸを変えたと
きの容量ポリシリコンの表面積の変化を示す。図では従
来の容量ポリシリコンに対する本発明の容量ポリシリコ
ンの比で示してある。表面積が増加すると、電荷の蓄積
量も増加し同程度の容量を確保する場合、ポリシリコン
の膜厚を通常のスタックト半導体メモリーセルより薄く
できるため、その後の工程で形成される配線の断線や短
絡の恐れは小さくなり、半導体メモリーセルの信頼性は
上昇する。また、容量ポリシリコンのエッチング条件を
変えるだけで、製造工程は通常のスタックト半導体メモ
リーセルの製造工程をそのまま使用できる。
以下、本発明の一実施例を図面を用いて詳細に説明す
る。
る。
第１図（ａ），（ｂ），（ｃ）は本発明の容量ポリシ
リコンのエッチング方法を用いた半導体メモリーセルの
製造途中を示す模式的断面図である。まず、第１図
（ａ）に示すように、シリコン基板１上に素子分離絶縁
膜２を形成し、続いてゲート電極３を形成し、ｎ型高濃
度不純物拡散領域４を形成する。続いて、層間絶縁膜５
を形成した後、コンタクトホールを形成するためのレジ
ストパターン６を形成し、CF4とH2ガスを用い13.56MHz
の平行平板型カソードカップルRIE装置で、圧力5Pa,RF
電力1KWで層間絶縁膜５をドライエッチングしコンタク
トホール6aを形成する。次に、第１図（ｂ）に示すよう
に、層間絶縁膜５及びコンタクトホール6aにコンデンサ
ーとなるポリシリコン７を１μmCVD法を用いて堆積し熱
拡散法を用いてポリシリコン７に燐を拡散する。次に容
量ポリシリコンとして残す領域にコンデンサーを加工形
成するためのエッチングマスクとなる容量レジストパタ
ーン８を形成する。次いで、第１図（ｃ）に示すよう
に、SiCl4とO2ガスを用いてレジストパターン８をエッ
チングマスクとして13.56MHzの平行平板型カソードカッ
プルRIE装置を用い、圧力3Pa,RF電力400Wでレジストパ
ターン８の側壁にシリコン酸化物９を堆積させながら、
レジストパターン８とポリシリコン７を異方性エッチン
グする条件でドライエッチングする。次にO2に２％のCF
4を混入したガスをマイクロ波によって放電させること
により、シリコン酸化物９とエッチング後の残留レジス
トパターン８が除去され第２図の構造のものが得られ
る。第２図に示すように本発明によれば、容量ポリシリ
コン７がカップ型にエッチングされることとなり、容量
ポリシリコン７の表面積が増大し、電荷の蓄積量も増大
することとなる。
リコンのエッチング方法を用いた半導体メモリーセルの
製造途中を示す模式的断面図である。まず、第１図
（ａ）に示すように、シリコン基板１上に素子分離絶縁
膜２を形成し、続いてゲート電極３を形成し、ｎ型高濃
度不純物拡散領域４を形成する。続いて、層間絶縁膜５
を形成した後、コンタクトホールを形成するためのレジ
ストパターン６を形成し、CF4とH2ガスを用い13.56MHz
の平行平板型カソードカップルRIE装置で、圧力5Pa,RF
電力1KWで層間絶縁膜５をドライエッチングしコンタク
トホール6aを形成する。次に、第１図（ｂ）に示すよう
に、層間絶縁膜５及びコンタクトホール6aにコンデンサ
ーとなるポリシリコン７を１μmCVD法を用いて堆積し熱
拡散法を用いてポリシリコン７に燐を拡散する。次に容
量ポリシリコンとして残す領域にコンデンサーを加工形
成するためのエッチングマスクとなる容量レジストパタ
ーン８を形成する。次いで、第１図（ｃ）に示すよう
に、SiCl4とO2ガスを用いてレジストパターン８をエッ
チングマスクとして13.56MHzの平行平板型カソードカッ
プルRIE装置を用い、圧力3Pa,RF電力400Wでレジストパ
ターン８の側壁にシリコン酸化物９を堆積させながら、
レジストパターン８とポリシリコン７を異方性エッチン
グする条件でドライエッチングする。次にO2に２％のCF
4を混入したガスをマイクロ波によって放電させること
により、シリコン酸化物９とエッチング後の残留レジス
トパターン８が除去され第２図の構造のものが得られ
る。第２図に示すように本発明によれば、容量ポリシリ
コン７がカップ型にエッチングされることとなり、容量
ポリシリコン７の表面積が増大し、電荷の蓄積量も増大
することとなる。
実施例ではエッチングガスとしてSiCl4とO2を用いて
いるが、シリコンとハロゲン元素と酸素を含んでいれば
SiCl4とO2の混合ガスに限らず、例えばSiF4やSi2F6とO2
の混合ガスを用いることができる。また、実施例ではポ
リシリコン７への燐の拡散に熱拡散法を用いているが、
ポリシリコン７に燐を拡散することができれば熱拡散法
に限らず他の方法を用いることができる。また、実施例
では容量ポリシリコン７のエッチングには平行平板カソ
ードカップルRIE装置を用いているが、レジストパター
ン８の側壁にシリコン酸化物９が堆積しレジストパター
ン８と容量ポリシリコン７がエッチングされる条件が得
られれば平行平板型カソードカップルRIE装置を用いな
くとも実施できる。また、実施例ではレジストパターン
８とシリコン酸化物９はO2に２％のCF4を混入したガス
をマイクロ波を用いて放電させて除去しているが、レジ
ストパターン８とシリコン酸化物９が除去される方法で
あればマイクロ波放電に限らず実施できる。
いるが、シリコンとハロゲン元素と酸素を含んでいれば
SiCl4とO2の混合ガスに限らず、例えばSiF4やSi2F6とO2
の混合ガスを用いることができる。また、実施例ではポ
リシリコン７への燐の拡散に熱拡散法を用いているが、
ポリシリコン７に燐を拡散することができれば熱拡散法
に限らず他の方法を用いることができる。また、実施例
では容量ポリシリコン７のエッチングには平行平板カソ
ードカップルRIE装置を用いているが、レジストパター
ン８の側壁にシリコン酸化物９が堆積しレジストパター
ン８と容量ポリシリコン７がエッチングされる条件が得
られれば平行平板型カソードカップルRIE装置を用いな
くとも実施できる。また、実施例ではレジストパターン
８とシリコン酸化物９はO2に２％のCF4を混入したガス
をマイクロ波を用いて放電させて除去しているが、レジ
ストパターン８とシリコン酸化物９が除去される方法で
あればマイクロ波放電に限らず実施できる。
本発明を用いてパターンの内側のトレンチ部を例えば
0.9μｍエッチングすると、従来と比較すると表面積は
約1.5倍になり、電荷の蓄積量が増加する。また、同程
度の容量を確保しようとした場合コンデンサーとなるポ
リシリコンの膜厚を薄くすることができるので、段差が
低減され、その後形成される配線の断線や短絡の恐れが
低減し半導体装置の信頼性が向上する利点がある。
0.9μｍエッチングすると、従来と比較すると表面積は
約1.5倍になり、電荷の蓄積量が増加する。また、同程
度の容量を確保しようとした場合コンデンサーとなるポ
リシリコンの膜厚を薄くすることができるので、段差が
低減され、その後形成される配線の断線や短絡の恐れが
低減し半導体装置の信頼性が向上する利点がある。
第１図（ａ），（ｂ），（ｃ）は本発明の製造方法を
工程順に示す模式的断面図、第２図は本発明を用いて製
造した半導体メモリーセルを示す模式断面図、第３図
（ａ）は本発明におけるエッチング形状の例を示す模式
図、第３図（ｂ）はパターン内側のトレンチ部の深さを
変えたときの容量ポリシリコンの表面積の変化を示す
図、第４図，第５図は従来の方法を用いて製造した半導
体メモリーセルを示す模式断面図である。 １……半導体基板、２……素子分離絶縁膜 ３……ゲート電極、４……高濃度不純物拡散領域 ５……層間絶縁膜、6a……コンタクトホール ７……容量ポリシリコン ８……容量レジストパターン、９……シリコン酸化物
工程順に示す模式的断面図、第２図は本発明を用いて製
造した半導体メモリーセルを示す模式断面図、第３図
（ａ）は本発明におけるエッチング形状の例を示す模式
図、第３図（ｂ）はパターン内側のトレンチ部の深さを
変えたときの容量ポリシリコンの表面積の変化を示す
図、第４図，第５図は従来の方法を用いて製造した半導
体メモリーセルを示す模式断面図である。 １……半導体基板、２……素子分離絶縁膜 ３……ゲート電極、４……高濃度不純物拡散領域 ５……層間絶縁膜、6a……コンタクトホール ７……容量ポリシリコン ８……容量レジストパターン、９……シリコン酸化物
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04
Claims (1)
- 【請求項１】一つのトランジスタとポリシリコンとによ
って形成される一つのコンデンサーからなる半導体メモ
リーセルにおいて、半導体基板上に半導体素子を形成す
る工程と、前記半導体素子内の所望の領域にコンタクト
ホールを形成する工程と、コンデンサーとなるポリシリ
コンを堆積する工程と、コンデンサーを加工形成するた
めのエッチングマスクとなるレジストパターンを形成す
る工程と、シリコン，ハロゲン元素及び酸素を含むエッ
チングガスを用いレジストパターンの側面にシリコンの
酸化物を堆積しながらレジストパターンとポリシリコン
を異方性エッチングする工程とを含むことを特徴とする
容量ポリシリコンの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1249858A JPH088340B2 (ja) | 1989-09-26 | 1989-09-26 | 容量ポリシリコンの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1249858A JPH088340B2 (ja) | 1989-09-26 | 1989-09-26 | 容量ポリシリコンの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03110863A JPH03110863A (ja) | 1991-05-10 |
| JPH088340B2 true JPH088340B2 (ja) | 1996-01-29 |
Family
ID=17199237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1249858A Expired - Lifetime JPH088340B2 (ja) | 1989-09-26 | 1989-09-26 | 容量ポリシリコンの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088340B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2827579B2 (ja) * | 1991-06-11 | 1998-11-25 | 日本電気株式会社 | 半導体メモリセルとその形成方法 |
| EP0858105A3 (en) * | 1997-01-06 | 2001-10-04 | Texas Instruments Inc. | Method of forming a stacked capacitor electrode for a DRAM |
| JP4716959B2 (ja) * | 2006-09-05 | 2011-07-06 | 三洋電機株式会社 | 椅子式マッサージ機 |
-
1989
- 1989-09-26 JP JP1249858A patent/JPH088340B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03110863A (ja) | 1991-05-10 |
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