JPH03102867A - Ｃｍｏｓ装置の製造方法 - Google Patents
Ｃｍｏｓ装置の製造方法Info
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- JPH03102867A JPH03102867A JP2166927A JP16692790A JPH03102867A JP H03102867 A JPH03102867 A JP H03102867A JP 2166927 A JP2166927 A JP 2166927A JP 16692790 A JP16692790 A JP 16692790A JP H03102867 A JPH03102867 A JP H03102867A
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Classifications
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H—ELECTRICITY
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はＣＭＯＳ装置の製造に関するものである。更に
詳細には、本発明は、ある種のマスクを除去することが
可能なＣＭＯＳ装置の製造方法に関するものである。
詳細には、本発明は、ある種のマスクを除去することが
可能なＣＭＯＳ装置の製造方法に関するものである。
従来技術
ミクロン及びサブミクロンのＮチャンネル装置において
はチャンネル電界及び電子衝撃イオン化率が高いので、
現在のＮチャンネルＭＯＳＦＥＴにおける顕著な制限フ
ァクタはホットエレクトロンによって誘発される劣化で
ある。ホットエレクトロン注入においては、ドレインに
隣接する短いチャンネル領域によって形成される高電界
によってエレクトロンがゲート酸化物内に注入される。
はチャンネル電界及び電子衝撃イオン化率が高いので、
現在のＮチャンネルＭＯＳＦＥＴにおける顕著な制限フ
ァクタはホットエレクトロンによって誘発される劣化で
ある。ホットエレクトロン注入においては、ドレインに
隣接する短いチャンネル領域によって形成される高電界
によってエレクトロンがゲート酸化物内に注入される。
その結果、該装置のスレッシュホールド電圧が変更され
る。更に、ゲート電極とソース及びドレインとの間のオ
ーバーラップが、拡散領域とゲートとの間に寄生容量を
発生する。この現象はミラー容量と呼ばれ、装置の速度
を威少させる。
る。更に、ゲート電極とソース及びドレインとの間のオ
ーバーラップが、拡散領域とゲートとの間に寄生容量を
発生する。この現象はミラー容量と呼ばれ、装置の速度
を威少させる。
「軽度にドーブしたドレイン（ＬＤＤ）Ｊ及び「二重拡
散ドレイン（ＤＤＤ）Ｊ構或は、この様な劣化を最小と
するために開発されたものである。
散ドレイン（ＤＤＤ）Ｊ構或は、この様な劣化を最小と
するために開発されたものである。
これらの両方の構成は、チャンネルに隣接して軽度にド
ープしたＮ型表面層が存在する場合には、ピーク電界が
減少され且つゲー１・下側からシフトされ、従ってホッ
１・エレクトロンによって誘発される劣化が減少される
という理論に基づいている。
ープしたＮ型表面層が存在する場合には、ピーク電界が
減少され且つゲー１・下側からシフトされ、従ってホッ
１・エレクトロンによって誘発される劣化が減少される
という理論に基づいている。
しかしながら、両方ともその他のタイプの問題を発生し
ている。ＬＤＤ構成を製造する場合、ＬＤＤ燐がＰチャ
ンネル領域内に注入されることを防止するために、付加
的なマスクを使用することが必要である。ＬＤＤ及びＤ
ＤＤの両方の構或において、高速回路とするためにＮチ
ャンネルソース及びドレインにおいて低コンタクト抵抗
を発生するために高度にドープしたＮ十領域を形成せね
ばならない。
ている。ＬＤＤ構成を製造する場合、ＬＤＤ燐がＰチャ
ンネル領域内に注入されることを防止するために、付加
的なマスクを使用することが必要である。ＬＤＤ及びＤ
ＤＤの両方の構或において、高速回路とするためにＮチ
ャンネルソース及びドレインにおいて低コンタクト抵抗
を発生するために高度にドープしたＮ十領域を形成せね
ばならない。
ＣＭＯＳ （相浦的金属一酸化物一半導体）装置を製造
する場合には、該装置を形成する酸化物、活性区域及び
コンタクトの各層を逐次的に形成するために約１７個の
マスクを必要とする。この装置製造における各ステップ
は、通常、「ブランケット」即ち一様な注入及び酸化を
行なうことが可能な箇所を除いて、別個のマスクを使用
する。使用されねばならない各マスクは、装置を製造す
るためのコスト及び時間を増加させる。マスキングステ
ップ自身において費用が発生するばかりか、各マスクス
テップに対して必要とされる付加的な処理は、欠陥の発
生の確率を増加させ、従って歩留りを低下させることと
なる。ホットエレクトロン効果を減少させるためにマス
クステップが増加されたということは、マスクを除去す
ることが可能であるようなステップを見出だすための刺
激となった。
する場合には、該装置を形成する酸化物、活性区域及び
コンタクトの各層を逐次的に形成するために約１７個の
マスクを必要とする。この装置製造における各ステップ
は、通常、「ブランケット」即ち一様な注入及び酸化を
行なうことが可能な箇所を除いて、別個のマスクを使用
する。使用されねばならない各マスクは、装置を製造す
るためのコスト及び時間を増加させる。マスキングステ
ップ自身において費用が発生するばかりか、各マスクス
テップに対して必要とされる付加的な処理は、欠陥の発
生の確率を増加させ、従って歩留りを低下させることと
なる。ホットエレクトロン効果を減少させるためにマス
クステップが増加されたということは、マスクを除去す
ることが可能であるようなステップを見出だすための刺
激となった。
従来の研究は、可能な場合にはマスクを除去するか又は
複雑なマスクステップをより簡単なものと置換する技術
に向けられるものであった。その一つの技術は、ソース
／ドレイン（Ｓ／Ｄ）カウンタドーブステップを使用し
てＳ／Ｄ注入マスクを除去するものであり、その場合、
ボロン（Ｐ＋）のブランケット注入に続いてマスクした
燐（Ｎ＋）注入を行なってＮ＋ソース及びドレイン領域
内に存在するボロンをカウンタドープするものである。
複雑なマスクステップをより簡単なものと置換する技術
に向けられるものであった。その一つの技術は、ソース
／ドレイン（Ｓ／Ｄ）カウンタドーブステップを使用し
てＳ／Ｄ注入マスクを除去するものであり、その場合、
ボロン（Ｐ＋）のブランケット注入に続いてマスクした
燐（Ｎ＋）注入を行なってＮ＋ソース及びドレイン領域
内に存在するボロンをカウンタドープするものである。
しかしながら、このことは、ボロンのカウンタドープが
完全てあることを確保するために過剰な量の燐を使用す
ることを必要とする。
完全てあることを確保するために過剰な量の燐を使用す
ることを必要とする。
目 的
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、ホノトエレクトロン
効果を減少すると共にマスクステップを除去することを
可能とするＣＭＯＳ装置の製造方法を提供することを目
的とする。本発明の更に別の目的とするところは、Ｎチ
ャンネルＳ／Ｄコンタクト抵抗を増加させることなしに
Ｎ十層を除去することを可能とするＣＭＯＳ装置の製造
方法を提供することである。
した如き従来技術の欠点を解消し、ホノトエレクトロン
効果を減少すると共にマスクステップを除去することを
可能とするＣＭＯＳ装置の製造方法を提供することを目
的とする。本発明の更に別の目的とするところは、Ｎチ
ャンネルＳ／Ｄコンタクト抵抗を増加させることなしに
Ｎ十層を除去することを可能とするＣＭＯＳ装置の製造
方法を提供することである。
構成
本発明プロセス即ち方法は、従来のＮ十注入及びＬＤＤ
マスクを除去することを可能とするために、マスクした
ボロン（Ｐ＋）注入と結合してブランケット燐（Ｎ−）
注入を使用するものである。
マスクを除去することを可能とするために、マスクした
ボロン（Ｐ＋）注入と結合してブランケット燐（Ｎ−）
注入を使用するものである。
ブランケットＮ一注入とマスクＰ十注入とを使用するこ
とにより、ホットエレクトロンによって誘発される劣化
を減少させるＮ−ドレイン領域を形成することを可能と
すると共に、高濃度注入によって爾後により一層容易に
カウンタドーブされる低濃度のＳ ／ Ｄ 領域を形成
することを可能とする。
とにより、ホットエレクトロンによって誘発される劣化
を減少させるＮ−ドレイン領域を形成することを可能と
すると共に、高濃度注入によって爾後により一層容易に
カウンタドーブされる低濃度のＳ ／ Ｄ 領域を形成
することを可能とする。
コンタクト抵抗問題を防止するために、Ｐ＋マスクステ
ップの前に、浅いブランケットＮ十注入を行なう。本発
明プロセスにおけるその後において、ソース及びドレイ
ンにサリサイド（ｓａｇｉｃｉｄｅ）を形成し、従来の
厚いＮ十層が存在しないにも拘らず、Ｎチャンネル装置
のコンタクト内に低シート抵抗を発生させる。
ップの前に、浅いブランケットＮ十注入を行なう。本発
明プロセスにおけるその後において、ソース及びドレイ
ンにサリサイド（ｓａｇｉｃｉｄｅ）を形成し、従来の
厚いＮ十層が存在しないにも拘らず、Ｎチャンネル装置
のコンタクト内に低シート抵抗を発生させる。
ゲートｔｕ或体を形成するための標準的なＣＭＯＳ自己
整合型ゲートプロセスを完了した後に、Ｎ型ドーパント
の逐次的な低エネルギブランケット注入を行なう。ゲー
ト構或体の露出端部に隣接してスペーサを形成する前に
、第一Ｎ型ドーパントの低ドーズ注入を完了する。スペ
ーサを形成した後に、第二Ｎ型ドーパントの高ドーズ注
入を行なう。Ｐ型ドーパントの高エネルギ高ドーズ注入
をホトレジストのＰ＋マスクによって露出されているＰ
チャンネル領域内へ行ない、それにより、前のＮ型ブラ
ンケット注入物をカウンタドープすることによりＰチャ
ンネル装置のソース／ドレイン領域が形成される。活性
区域内にサリサイドを形成して低コンタクト抵抗を与え
る。
整合型ゲートプロセスを完了した後に、Ｎ型ドーパント
の逐次的な低エネルギブランケット注入を行なう。ゲー
ト構或体の露出端部に隣接してスペーサを形成する前に
、第一Ｎ型ドーパントの低ドーズ注入を完了する。スペ
ーサを形成した後に、第二Ｎ型ドーパントの高ドーズ注
入を行なう。Ｐ型ドーパントの高エネルギ高ドーズ注入
をホトレジストのＰ＋マスクによって露出されているＰ
チャンネル領域内へ行ない、それにより、前のＮ型ブラ
ンケット注入物をカウンタドープすることによりＰチャ
ンネル装置のソース／ドレイン領域が形成される。活性
区域内にサリサイドを形成して低コンタクト抵抗を与え
る。
実施例
以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。
について詳細に説明する。
本発明のプロセス即ち方法は、添付の図面を参照してよ
りよく理解することが可能である。自己整合型ＭＯＳ装
置の製造プロセスは当業者に公知である。従って、本発
明の説明の前のプロセスに関する詳細な説明は割愛する
が、本発明のプロセスの流れを完戊するのに必要な限り
において説明する。本発明プロセスは、幾つかの新規な
ステップを川込んでおり、それらのステップは、製遣の
簡単な特性を著しく改善すると共に、従来の方法によっ
て製造される装置と等しいか又はより良好な動作特性を
有するＣＭＯＳ装置を製造することを可能としている。
りよく理解することが可能である。自己整合型ＭＯＳ装
置の製造プロセスは当業者に公知である。従って、本発
明の説明の前のプロセスに関する詳細な説明は割愛する
が、本発明のプロセスの流れを完戊するのに必要な限り
において説明する。本発明プロセスは、幾つかの新規な
ステップを川込んでおり、それらのステップは、製遣の
簡単な特性を著しく改善すると共に、従来の方法によっ
て製造される装置と等しいか又はより良好な動作特性を
有するＣＭＯＳ装置を製造することを可能としている。
本発明プロセスは、添付の図面に示した如く、Ｐ型基板
２て開始される。好適実施例においては双子ウェルプロ
セスを使用する。Ｎウェル４は、薄いＳｉｎ２及びＳｔ
，Ｎ４からなる複合層の選択的除去によって露出される
区域内へＮ不純物を注入することによって形成される。
２て開始される。好適実施例においては双子ウェルプロ
セスを使用する。Ｎウェル４は、薄いＳｉｎ２及びＳｔ
，Ｎ４からなる複合層の選択的除去によって露出される
区域内へＮ不純物を注入することによって形成される。
Ｎ十区域内に厚い酸化物を或長させ、その後にＳｉ３Ｎ
４を♂り離する。Ｓｉ．Ｎ４をエッチング除去した区域
内に不純物をイオン注入することによりＰウェル７を形
成する。このＮ区域を、より厚い酸化物によってＰ不純
物に対してマスクする。次いで全ての酸化物を剥離し、
且つこれら二つのウェルをドライブインさせる。
４を♂り離する。Ｓｉ．Ｎ４をエッチング除去した区域
内に不純物をイオン注入することによりＰウェル７を形
成する。このＮ区域を、より厚い酸化物によってＰ不純
物に対してマスクする。次いで全ての酸化物を剥離し、
且つこれら二つのウェルをドライブインさせる。
最初の別の実施例は、Ｐ型基板内にＮウェルのみを形成
するものである。この場合の「Ｐウェル」は、Ｎ不純物
注入の期間中に露出されなかった区域である。第二の別
の実施例は、Ｎ型基板で開始するものである。Ｐウェル
は、同様のマスキンクステップを使用して形成され、該
ステップによってＰ型ドーパントを注入する。両方の実
施例とも店く業界において使用されているが、単一ウェ
ルプロセスにおいて発生する過剰なドーピング効果のた
めに、本発明の場合にはツイン即ち双子ウェルプロセス
がより好適である。活性領域６は、複合Ｓｉ３Ｎ４マス
クを使用することにより爾後的に画定され、次いでフィ
ールド注入阻止用マスクを使用してＰフィールド注入８
を行なう。
するものである。この場合の「Ｐウェル」は、Ｎ不純物
注入の期間中に露出されなかった区域である。第二の別
の実施例は、Ｎ型基板で開始するものである。Ｐウェル
は、同様のマスキンクステップを使用して形成され、該
ステップによってＰ型ドーパントを注入する。両方の実
施例とも店く業界において使用されているが、単一ウェ
ルプロセスにおいて発生する過剰なドーピング効果のた
めに、本発明の場合にはツイン即ち双子ウェルプロセス
がより好適である。活性領域６は、複合Ｓｉ３Ｎ４マス
クを使用することにより爾後的に画定され、次いでフィ
ールド注入阻止用マスクを使用してＰフィールド注入８
を行なう。
酸化禁止用窒化シリコン又はその複合物からなるマスク
によって非活性区域のフィールド酸化１Ｏによって装置
の分離が行なわれる。窒化シリコンの除去に続いて、活
性区域内にゲート酸化物１２を成長させ、次いでＶ，チ
ャンネル注入１４を行なう。ポリシリコン１６を付着形
成し且つドープし、且つポリシリコンマスクコ８によっ
て画定される如くエッチングし，てゲート構成体１７を
形成する。この点までの全てのステップはＣＭＯＳ自己
整合型ゲート技術において従来使用されているものであ
る。この手順において多少の変更を加えることは可能で
あるが、その様な場合も本発明の技術的範囲に包含され
るものであることは当然である。
によって非活性区域のフィールド酸化１Ｏによって装置
の分離が行なわれる。窒化シリコンの除去に続いて、活
性区域内にゲート酸化物１２を成長させ、次いでＶ，チ
ャンネル注入１４を行なう。ポリシリコン１６を付着形
成し且つドープし、且つポリシリコンマスクコ８によっ
て画定される如くエッチングし，てゲート構成体１７を
形成する。この点までの全てのステップはＣＭＯＳ自己
整合型ゲート技術において従来使用されているものであ
る。この手順において多少の変更を加えることは可能で
あるが、その様な場合も本発明の技術的範囲に包含され
るものであることは当然である。
本発明方法が従来のＣＭＯＳ製造方法と異なるのはこの
時点てある。即ち、燐のブランケット即ち一様なＮ型不
純物の注入によってＬＤＤ層２０を形成する。低温度酸
化物をｆ・１着形成し、次いて非等方性エッチングを行
なって、ゲート構成体１７の端部に隣接してＬＤＤ層上
に酸化物スペーサ２２を形成する。酸化物スペーサ２２
は、ＬＤＤ領域を画定することと、後に、ゲートとソー
ス及び／又はドレインとの間の短絡を防止するためにゲ
ートの余り近くにシリサイドが形成することを防ｌＥす
るためのマスクとしての二重の目的を有している。
時点てある。即ち、燐のブランケット即ち一様なＮ型不
純物の注入によってＬＤＤ層２０を形成する。低温度酸
化物をｆ・１着形成し、次いて非等方性エッチングを行
なって、ゲート構成体１７の端部に隣接してＬＤＤ層上
に酸化物スペーサ２２を形成する。酸化物スペーサ２２
は、ＬＤＤ領域を画定することと、後に、ゲートとソー
ス及び／又はドレインとの間の短絡を防止するためにゲ
ートの余り近くにシリサイドが形成することを防ｌＥす
るためのマスクとしての二重の目的を有している。
本発明方法における次のステップは、砒素２４を使用し
て浅いブランケットＮ十注入を行なうことである。これ
により、Ｎチャンネル装置内に低コンタクト抵抗を与え
る。ホトレジスト２５を基板上にスピンオンし且つパタ
ーン形成してＰ＋コンタクト区域を露出させる。高ドー
ズのＰ十注入２６を行なって、前に導入された一様なＮ
一及びＮ十注入物２０及び２４を有する露出区域のカウ
ンタドーブを行なう。このプロセスの場合、「低」ドー
ズは１０ｌ３原子数／ｃｍ２未満のドーズとして定義さ
れ、「中間」 ドーズは１０１３ １０１５原子数／
ｃ ｍ ２として定義され、４つ「高」ドーズはｌＱ
ｌ５原子数／ ｃ ｍ ２を超えるものとして定義され
る。
て浅いブランケットＮ十注入を行なうことである。これ
により、Ｎチャンネル装置内に低コンタクト抵抗を与え
る。ホトレジスト２５を基板上にスピンオンし且つパタ
ーン形成してＰ＋コンタクト区域を露出させる。高ドー
ズのＰ十注入２６を行なって、前に導入された一様なＮ
一及びＮ十注入物２０及び２４を有する露出区域のカウ
ンタドーブを行なう。このプロセスの場合、「低」ドー
ズは１０ｌ３原子数／ｃｍ２未満のドーズとして定義さ
れ、「中間」 ドーズは１０１３ １０１５原子数／
ｃ ｍ ２として定義され、４つ「高」ドーズはｌＱ
ｌ５原子数／ ｃ ｍ ２を超えるものとして定義され
る。
その後に、本構成体を迅速な熱アニーリング（ＲＴＡ）
に露呈して、注入物をドライブインさせると共にドーパ
ントを活性化させる。約８０分の間９００℃で炉アニー
リングを行なうことにより、同一の程度のドーパントの
活性化及びカウンタドーピングが得られるが、接合部の
拡散を最小とするためにはＲＴＡを使用することが好ま
しい。
に露呈して、注入物をドライブインさせると共にドーパ
ントを活性化させる。約８０分の間９００℃で炉アニー
リングを行なうことにより、同一の程度のドーパントの
活性化及びカウンタドーピングが得られるが、接合部の
拡散を最小とするためにはＲＴＡを使用することが好ま
しい。
チタン３０からなる薄膜を付着形成し、且つソース／ド
レイン領域を熱処理してＴｉｓｉ２からなるサリサイド
３２を形成する。酸化物が付着形成されている場所、特
にフィールド酸化物１０及び酸化物スペーサ２２の上に
おいては、チタン３０が反応することはない。未反応の
チタンは後に除去する。サリサイド３２は、全てのコン
タクトにおいて低シート抵抗を発生するが、Ｎチャンネ
ルコンタクト４２における低抵抗は、主に、Ｎ＋ブラン
ケット注入２４に起因するものであってサリサイド３２
のみに起因するものではない。
レイン領域を熱処理してＴｉｓｉ２からなるサリサイド
３２を形成する。酸化物が付着形成されている場所、特
にフィールド酸化物１０及び酸化物スペーサ２２の上に
おいては、チタン３０が反応することはない。未反応の
チタンは後に除去する。サリサイド３２は、全てのコン
タクトにおいて低シート抵抗を発生するが、Ｎチャンネ
ルコンタクト４２における低抵抗は、主に、Ｎ＋ブラン
ケット注入２４に起因するものであってサリサイド３２
のみに起因するものではない。
低温度誘電体膜３３を付着形成し且つコンタクト開口３
４がエッチング形成されているホトレジストてパターン
形成する。金属付着形成及びパタニングの従来の手順を
使用して相互接続体３６を形成する。
４がエッチング形成されているホトレジストてパターン
形成する。金属付着形成及びパタニングの従来の手順を
使用して相互接続体３６を形成する。
この技術によって、Ｎ十及びＬＤＤマスクを使用するこ
との必要性が除去されている。浅いＮ＋層を設けること
により、高コンタクト抵抗問題も取除いている。その問
題は、Ｎ一燐層のみを使用する場合に存在するものであ
る。
との必要性が除去されている。浅いＮ＋層を設けること
により、高コンタクト抵抗問題も取除いている。その問
題は、Ｎ一燐層のみを使用する場合に存在するものであ
る。
実験結果から得られた特定の具体例を示すことにより本
発明プロセスをよりよ《理解することが可能である。初
期的なＮ一燐注入はＩＸＩＯ”原子数／ｃｍ２のドーズ
及び３０ＫｅＶのエネルギを有している。この注入物は
、低ピーク基板電流を与え且つ良好なホットエレクトロ
ン抑１；リ効果を与える。９Ｘ１０’″乃至４×１０１
４原子数／ｃｍ２の範囲内のドーズが使用可能であるが
、１×１０１４乃至３×１０′４原子数／ ｃ ｍ ２
の範囲が好適である。爾後にＰ十注入２６によってカウ
ンタドープされるべき桟いＮチャンネルＳ／Ｄ接合を形
成するためには低注入エネルギが必要である。
発明プロセスをよりよ《理解することが可能である。初
期的なＮ一燐注入はＩＸＩＯ”原子数／ｃｍ２のドーズ
及び３０ＫｅＶのエネルギを有している。この注入物は
、低ピーク基板電流を与え且つ良好なホットエレクトロ
ン抑１；リ効果を与える。９Ｘ１０’″乃至４×１０１
４原子数／ｃｍ２の範囲内のドーズが使用可能であるが
、１×１０１４乃至３×１０′４原子数／ ｃ ｍ ２
の範囲が好適である。爾後にＰ十注入２６によってカウ
ンタドープされるべき桟いＮチャンネルＳ／Ｄ接合を形
成するためには低注入エネルギが必要である。
この理由のために注入エネルギは低く維持されねばなら
ず、且つ通常は、３０乃至５ ０ Ｋ ｅ Ｖの範囲内
であるが、３０乃至４０ＫｅＶの範囲が好適である。
ず、且つ通常は、３０乃至５ ０ Ｋ ｅ Ｖの範囲内
であるが、３０乃至４０ＫｅＶの範囲が好適である。
Ｎ一層２０を形成した後に、酸化物スペーサを形成し、
次いでコンタクト抵抗問題を減少させるか又は防止する
ために必要な浅いブランケットＮ＋注入２４を形成する
。７．５×１０１４原子数／ｃｍ２のドーズ及び２５Ｋ
ｅＶのエネルギを使用して砒素を注入した。これにより
、Ｎチャンネル内にオーミックＳ／Ｄコンタクトを形成
するのに十分に高いが後にＢＦ２によるＰ十注入によっ
て容易にカウンタドーブするのに十分に低いドーズが与
えられた。通常、Ｎ十注入は、５×１０１４乃至９×１
０１４原子数／ ｃ ｍ ２のドーズ及び２５乃至４０
ＫｅＶのエネルギで行なう。最適なドーズ及びエネルギ
は、上述した如き種々の条件を考慮して決定することか
可能である。
次いでコンタクト抵抗問題を減少させるか又は防止する
ために必要な浅いブランケットＮ＋注入２４を形成する
。７．５×１０１４原子数／ｃｍ２のドーズ及び２５Ｋ
ｅＶのエネルギを使用して砒素を注入した。これにより
、Ｎチャンネル内にオーミックＳ／Ｄコンタクトを形成
するのに十分に高いが後にＢＦ２によるＰ十注入によっ
て容易にカウンタドーブするのに十分に低いドーズが与
えられた。通常、Ｎ十注入は、５×１０１４乃至９×１
０１４原子数／ ｃ ｍ ２のドーズ及び２５乃至４０
ＫｅＶのエネルギで行なう。最適なドーズ及びエネルギ
は、上述した如き種々の条件を考慮して決定することか
可能である。
この実験においては、浅いＮチャンネルＳ／Ｄ領域を後
に５×１０１４原子数／ｃｍ２のドーズ及び５０ＫｅＶ
のエネルギでＢＦ２のＰ十注入でカウンタドープした。
に５×１０１４原子数／ｃｍ２のドーズ及び５０ＫｅＶ
のエネルギでＢＦ２のＰ十注入でカウンタドープした。
後のサリサイドステップにおいて、７００人の厚さのチ
タンを形成した。
タンを形成した。
本発明プロセスによって製造したＣＭＯＳ装置の特性は
、以下の表に示してあるが、それは１００−１μｍＭＯ
ｓＦＥＴのテストから得られたものである。
、以下の表に示してあるが、それは１００−１μｍＭＯ
ｓＦＥＴのテストから得られたものである。
表
Ｎチャンネル
ｖ， ，Ｖ Ｏ．７０Ｍ７ｔＮ”
，Ｖ０ ５ ０．５２５Ｘ５１ｈ，
ｍＡ ２４．６ＢＶａ．− ，■１４．
４ Ｉ ａｔ（ｗａｘ） ’ ，ＢＡ ３１．５β’
（４Ｖ）， ｊＡ／Ｖ２Ｂｇ Ｐチャンネル − ０．８６ − ０．３７ １５．６ −１２．２ ０．１５ ２０．２ シート抵抗 （Ω／口） ｎ ＋ ３．２ ｐ＋ ４．３ ポリシリコン．ｎ＋ ２．５ｎ
− ２４００接合深さ （μｍ） ０．１４ ０．２１ １．７ 注記： ａ：基板効果 ｂ＝飽和電流（Ｖｎ − Ｖｃ ＝ ５ Ｖ）Ｃ：ピー
ク基板電流 ｄ： 「βファクタ」一μＣｏｘ（ｌ１一移動度、ＣＯ
Ｘ−ゲート酸化膜容量） 以上、本発明の具体的実施の！！３＋−￥ｉについて詳
郁に説明したが、本発明はこれら具体例にのみ限定され
るべきものではなく、本允明の技術的範囲を逸脱するこ
となしに種々の変更が可能であることは勿論である。
，Ｖ０ ５ ０．５２５Ｘ５１ｈ，
ｍＡ ２４．６ＢＶａ．− ，■１４．
４ Ｉ ａｔ（ｗａｘ） ’ ，ＢＡ ３１．５β’
（４Ｖ）， ｊＡ／Ｖ２Ｂｇ Ｐチャンネル − ０．８６ − ０．３７ １５．６ −１２．２ ０．１５ ２０．２ シート抵抗 （Ω／口） ｎ ＋ ３．２ ｐ＋ ４．３ ポリシリコン．ｎ＋ ２．５ｎ
− ２４００接合深さ （μｍ） ０．１４ ０．２１ １．７ 注記： ａ：基板効果 ｂ＝飽和電流（Ｖｎ − Ｖｃ ＝ ５ Ｖ）Ｃ：ピー
ク基板電流 ｄ： 「βファクタ」一μＣｏｘ（ｌ１一移動度、ＣＯ
Ｘ−ゲート酸化膜容量） 以上、本発明の具体的実施の！！３＋−￥ｉについて詳
郁に説明したが、本発明はこれら具体例にのみ限定され
るべきものではなく、本允明の技術的範囲を逸脱するこ
となしに種々の変更が可能であることは勿論である。
第１Ａ図乃至第ＩＫ図は、本発明の一実施例における製
造方法の各ステップにおける装置断面を示した各概略断
面図である。 （符号の説明） ２・基板 ４：Ｎウェル ６・活性語域 ７：Ｐウェル ８二Ｐフィールド注入 １０：フィールド酸化物 １２：ゲート酸化物 １４：チャンネル注入 １６：ボリシリコン １７：ゲート構成体 １８：ボリシリコンマスク ２０ ： ＬＤＤ層 ２２二酸化物スペーサ ２４：ブランケットＮ十注入 ２５：ホトレジスト ２６；高ドーズＰ十注入 ３０：チタン薄膜 ３２：サリサイド ３３：低温度誘電体膜 ３４：開口 ３ ６ ： Ｉｌｌ互接続体 図面の浄書（内容に変更なし） 手続補正書 平成２年９月ｌ８日
造方法の各ステップにおける装置断面を示した各概略断
面図である。 （符号の説明） ２・基板 ４：Ｎウェル ６・活性語域 ７：Ｐウェル ８二Ｐフィールド注入 １０：フィールド酸化物 １２：ゲート酸化物 １４：チャンネル注入 １６：ボリシリコン １７：ゲート構成体 １８：ボリシリコンマスク ２０ ： ＬＤＤ層 ２２二酸化物スペーサ ２４：ブランケットＮ十注入 ２５：ホトレジスト ２６；高ドーズＰ十注入 ３０：チタン薄膜 ３２：サリサイド ３３：低温度誘電体膜 ３４：開口 ３ ６ ： Ｉｌｌ互接続体 図面の浄書（内容に変更なし） 手続補正書 平成２年９月ｌ８日
Claims (1)
- 【特許請求の範囲】 １、二重拡散ドレインＣＭＯＳ装置の製造方法において
、複数個のゲート構成体の露出端部に隣接してスペーサ
を形成する前後において基板内への低及び高ドーズのＮ
型ドーパントの逐次的低エネルギブランケット注入を行
ない、前記基板のＰチャンネル領域内へＰ型ドーパント
の中間エネルギ高ドーズの注入を行ない、前記Ｐチャン
ネル領域はＰ＋マスクによって露出された区域を有して
おり、前記マスクは前に行なった前記ブランケット注入
を受けており前記Ｐ＋マスクによって露出されていない
領域としてＮチャンネル領域を画定しており、金属を付
着形成し且つ前記基板を温度処理することにより前記Ｐ
チャンネル及び前記Ｎチャンネル領域内にサリサイドを
形成する、上記各ステップを有することを特徴とする方
法。 ２、特許請求の範囲第１項において、スペーサを形成す
る前に前記低エネルギ低ドーパントブランケット注入を
行なう前記Ｎ型ドーパントは燐であり、ドーズが９×１
０＾１＾３乃至４×１０＾１＾４原子数／ｃｍ＾２の範
囲内であり且つエネルギが３０乃至５０ＫｅＶの範囲内
であることを特徴とする方法。 ３、特許請求の範囲第１項において、スペーサ形成の後
に前記低エネルギ中間ドーズのブランケット注入を行な
う場合の前記Ｎ型ドーパントは砒素であり、そのドーズ
は５×１０＾１＾４乃至９×１０＾１＾４原子数／ｃｍ
＾２の範囲内であり且つそのエネルギが２５乃至４０Ｋ
ｅＶの範囲内であることを特徴とする方法。 ４、特許請求の範囲第１項において、前記高ドーズ中間
エネルギのＰ＋注入を行なう前記Ｐ型ドーパントがＢＦ
２であり、そのドーズが４×１０＾１＾５乃至１×１０
＾１＾６原子数／ｃｍ＾２の範囲内であり且つそのエネ
ルギが４５乃至６０ＫｅＶの範囲内であることを特徴と
する方法。 ５、特許請求の範囲第１項において、前記サリサイドを
形成するために使用する前記金属がチタンであり、それ
によりＴｉＳｉ＿２が形成されることを特徴とする方法
。 ６、特許請求の範囲第１項において、前記Ｐ型注入の後
に温度処理を行なって、注入損傷をアニールすると共に
前記ドーパントを活性化させることを特徴とする方法。 ７、特許請求の範囲第６項において、前記温度処理が迅
速な熱アニーリングであることを特徴とする方法。 ８、特許請求の範囲第１項において、前記スペーサが酸
化物から形成されており且つ前記サリサイドが形成され
た場合にゲートとソース／ドレインとの短絡を防止すべ
く十分な幅を有するものであることを特徴とする方法。 ９、特許請求の範囲第１項において、前記スペーサがホ
ットエレクトロン効果を最小とするための適宜の幅であ
ることを特徴とする方法。 １０、一方の不純物型を有しており複数個のウェルを形
成するために複合マスクの露出区域を介して反対導電型
の注入物を注入する半導体基板を有する二重拡散ドレイ
ンＣＭＯＳ装置を製造する方法において、前記マスクを
除去し且つ前記基板内のものと同一の導電型の注入物を
注入し、前記Ｎ及びＰウェル内に複数個の活性領域を画
定し、その際に各活性領域の意図したキャリア電荷がそ
れが配設されるウェルと反対の導電型であり、分離用熱
酸化物を成長させ、前記活性領域内においてスレッシュ
ホールド電圧決定用注入を行なうと共にゲート酸化物を
成長させ、前記活性領域の一部に重畳させてゲート構成
体を形成し、コンタクトマスクによって露出された区域
をエッチングすることによって前記基板上に付着形成し
た低温度誘電体膜を介してコンタクトを形成し、本装置
へのアクセスを得ることを可能とする金属相互接続体を
形成する、上記各ステップを有しており、更に、ドープ
したポリシリコン特徴部を形成した後に第一の型のＮ型
ドーパントの低ドーズの低エネルギブランケット注入を
行ない、前記ゲート構成体の露出端部に隣接してスペー
サを形成し、第二の型のＮ型ドーパントの高ドーズの低
エネルギブランケット注入を行ない、Ｐ＋マスクによっ
て露出されたＰチャンネル領域内へＰ型ドーパントの中
間エネルギ高ドーズの注入を行ない、金属を付着形成し
且つ前記基板をサリサイド化温度処理に露呈させること
により前記Ｐチャンネル及びＮチャンネル活性領域内に
サリサイドを形成する、上記各ステップを有することを
特徴とする方法。 １１、特許請求の範囲第１０項において、スペーサを形
成する前に前記低エネルギ低ドーパントのブランケット
注入を行なう場合の前記Ｎ型ドーパントが燐であり、そ
のドーズが９×１０＾１＾３乃至４×１０＾１＾４原子
数／ｃｍ＾２の範囲内であり且つそのエネルギが３０乃
至５０ＫｅＶの範囲内であることを特徴とする方法。 １２、特許請求の範囲第１０項において、スペーサを形
成した後に前記低エネルギ中間ドーズのブランケット注
入を行なう場合の前記Ｎ型ドーパントが砒素であり、そ
のドーズが５×１０＾１＾４乃至９×１０＾１＾４原子
数／ｃｍ＾２の範囲内であり且つそのエネルギが２５乃
至４０ＫｅＶの範囲内であることを特徴とする方法。 １３、特許請求の範囲第１０項において、前記高ドーズ
中間エネルギのＰ＋注入を行なう場合の前記Ｐ型ドーパ
ントがＢＦ＿２であり、そのドーズが４×１０＾１＾５
乃至１×１０＾１＾６原子数／ｃｍ＾２の範囲内であり
且つそのエネルギが４５乃至６０ＫｅＶの範囲内である
ことを特徴とする方法。 １４、特許請求の範囲第１０項において、前記サリサイ
ドを形成するために使用する前記メタルがチタンであり
、その際にＴｉＳｉ＿２が形成されることを特徴とする
方法。 １５、特許請求の範囲第１０項において、前記Ｐ型注入
の後に温度処理を行なって注入損傷をアニールすると共
に前記ドーパントを活性化させることを特徴とする方法
。 １６、特許請求の範囲第１５項において、前記温度処理
が迅速熱アニーリングであることを特徴とする方法。 １７、特許請求の範囲第１０項において、前記スペーサ
が酸化物から形成されており且つ前記サリサイドが形成
された場合にゲートからソース／ドレインへの短絡を防
止すべく十分な幅であることを特徴とする方法。 １８、特許請求の範囲第１０項において、前記スペーサ
がホットエレクトロン効果を最小とするために適宜の幅
であることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/371,788 US4956311A (en) | 1989-06-27 | 1989-06-27 | Double-diffused drain CMOS process using a counterdoping technique |
| US371,788 | 1989-06-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03102867A true JPH03102867A (ja) | 1991-04-30 |
| JP3142132B2 JP3142132B2 (ja) | 2001-03-07 |
Family
ID=23465405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02166927A Expired - Fee Related JP3142132B2 (ja) | 1989-06-27 | 1990-06-27 | Ｃｍｏｓ装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4956311A (ja) |
| EP (1) | EP0405292B1 (ja) |
| JP (1) | JP3142132B2 (ja) |
| KR (1) | KR0166968B1 (ja) |
| DE (1) | DE69025806T2 (ja) |
Families Citing this family (79)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0770727B2 (ja) * | 1989-06-16 | 1995-07-31 | 日本電装株式会社 | Ｍｉｓトランジスタ及び相補形ｍｉｓトランジスタの製造方法 |
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