KR0166968B1 - 카운터도핑 기술을 사용하는 이중 확산 드레인 cmos 디바이스의 제조방법 - Google Patents

카운터도핑 기술을 사용하는 이중 확산 드레인 cmos 디바이스의 제조방법 Download PDF

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Abstract

내용 없음.

Description

카운터도핑 기술을 사용하는 이중 확산 드레인 CMOS 방법
본 명세서의 도면은 본 발명의 제조방법에서의 순차적인 단계를 도시한다.
* 도면의 주요부분에 대한 부호의 설명
2 : 기판 4 : n-웰
6 : 활성영역 7 : p-웰
8 : p-피일드 주입 17 : 게이트 구조
22 : 스페이서 24 : 비소
25 : 감광성 내식막 30 : 티타늄
32 : 살리사이드 33 : 유전성 필름
36 : 상호 연결부
[발명의 분야]
본 발명은 CMOS 디바이스(device)의 생산에 관한 것이다.
특히 본 발명은 CMOS 디바이스의 생산에 대한 방법에 관한 것이며, 여기서는 특정의 마스크(mask)가 제거될 수 있다.
[발명의 배경]
현재의 n-채널 MOSFET 에서의 중요한 제한 요인은, 마이크론 및 서브 마이크론 n-채널 디바이스에서의 전자 충격 이온화율 및 높은 채널 전기 피일드 때문에, 열 전자(hot electron)에 의한 기능 퇴화이다. 열 전자 주입에서, 전자들은 드레인에 근접한 짧은 채널 영역에 의해 발생되는 높은 전기 피일드에 의해 게이트 산화물내로 주입된다. 결과적으로 디바이스의 쓰레솔드 전압(threshold voltage)은 변경된다. 부가적으로, 게이트 전극과 소스 및 드레인 사이의 오버랩(overlap)은 확산 영역과 게이트 사이의 기생 캐패시턴스(parasitic capacitance)를 초래한다. miller 캐패시턴스로 지칭되는 이러한 현상은 디바이스의 속도를 감소시킨다.
경(輕) 도프된 드레인(LDD) 및 이중확산 드레인(DDD) 구조는 이러한 기능 퇴화를 최소화하도록 발전되어왔다.
상기의 구조들은, 만약 채널에 근접하여 경하게 도프(dope)된 n-표면 단층이 있다면 피이크 전기 피일드(peak electric field)는 감소되고 게이트로부터 시프트(shift)됨으로써 열 전자에 의한 기능 퇴화가 줄어들게 된다는 이론에 기초하고 있다. 그러나 상기의 것들은 다른 형태의 문제를 지닌다. LDD 구조의 생산은 LDD 인(phosphorus)이 p-채널 영역으로 주입되는 것을 방지하도록 부가적인 마스크의 사용을 필요로 한다.
LDD 및 DDD 구조 양측에서는, 고속 회로에 대한 n-채널 소스(source) 및 드레인(drain)에서 낮은 접촉 저항을 산출하도록 고도로 도프된 n+ 영역을 구성하여야만 한다.
CMOS(상보형 금속-산화물 반도체) 디바이스의 생산은, 디바이스를 형성하는 접촉부, 활성 부위 및 순차적인 산화물의 단층을 생산하도록 약 11개의 마스크를 필요로한다. 디바이스 생산에서의 각각의 단계는 일반적으로 블랭킷(blanket) 주입 및 산화가 이루어질수 있는 곳을 제외하고는 분리된 마스크를 포함한다. 사용되어야만 하는 각각의 마스크는 디바이스를 생산하는데 필요한 시간 및 비용을 부가시킨다. 마스크 단계 자체에서 초래되는 비용뿐만 아니라, 각각의 마스크 단계에 필요한 부가적인 처리는 결함의 가능성을 증가시켜 결과적으로 낮은 생산성을 초래한다. 열 전자 효과를 감소시키는데 부가되는 마스크 단계의 요건은 마스크가 제거될 수 있는 다른 단계들을 찾는데 더욱 큰 동기를 제공하여 왔다.
선행의 연구는, 가능하다면 마스크를 제거하거나 또는 복잡한 마스크 단계를 보다 간단한 것으로 대체하려는 기술로서 이루어져 왔다. 설명된 하나의 기술은 소스/드레인(S/D) 카운터도핑(counterdoping) 단계를 포함하여 S/D 주입 마스크를 제거하며, 여기서 보론(p+)의 블랭킷 주입 이후에 n+ 소스 및 드레인 영역에 존재하는 보론을 카운터도핑(counterdoping) 시키는 마스크된 인(n+)의 주입이 이루어졌다. 그러나 이러한 것은 보론의 완전한 카운터도핑을 보장하도록, 사용될 인의 과도한 양을 필요로 하였다.
따라서, 열 전자 효과를 감소시키는 수단을 제공하면서도 마스크 단계를 제거할 수 있는 CMOS 디바이스의 생산 방법을 지니는 것이 유리하게 된다. 또한 그러한 방법은 n-채널 S/D 접촉 저항의 증가 없이도 n+ 단층의 제거가 가능하게 하므로 유리하다.
[발명의 개략]
본 발명의 명백한 개념으로서, 종래의 n+ 주입 및 LDD 마스크의 제거가 가능할 수 있도록 본 방법은 마스크된 보론(p+) 주입과 연계된 블랭킷인(n-)주입의 사용을 포함한다.
블랭킷 n- 주입 및 마스크된 p+ 주입의 사용은 n- 드레인 영역의 생산을 가능하게 하며, 이것은 열 전자에서 야기된 기능적 퇴화 및, 이후에 고 밀도 주입에 의해 보다 용이하게 카운터도핑되는 저 밀도 S/D 영역을 감소시킨다. 얕은 블랭킷 n+ 주입은 접촉 저항 문제를 방지하도록 p+ 마스크 단계 이전에 포함된다. 이후에 본 발명의 방법에서, 종래의 두터운 n+ 단층의 결여에도 불구하고, 살리사이드(salicide)는 소스 및 드레인에서 형성되어 n- 채널 디바이스의 접촉부에서 낮은 시트 저항(sheet resitan ce)을 산출한다.
게이트 구조의 형성을 통한 표준 CMOS 자기 정합 게이트 프로세스의 완성 이후에, n- 형 도펀트의 순차적인 저 에너지 블랭킷 주입이 수행된다. 제1의 n- 형 도펀트의 저 선량 주입은 게이트 구조의 노출 에쥐에 근접하여 스페이서를 형성하기 이전에 완성된다. 스페이서의 형성 이후에, 제2의 n-형 도펀트의 고 선량 주입이 수행된다. p-형 도펀트의 고 에너지, 고 선량 주입은 감광성 내식막인 p+ 마스크에 의해 노출된 p- 채널 영역으로 수행되며 이것은 이전의 n- 형 블랭킷 주입을 카운터 도핑시킴으로써 p- 채널 디바이스의 소스/드레인 영역을 만든다. 살리사이드는 저 접촉 저항을 제공하도록 활성 부위에서 형성된다.
[상세한 설명 및 바람직한 실시예]
본 발명의 방법은 도면을 참조하여 가장 잘 이해될 수 있다. 자기 정합 MOS 디바이스의 제조 방법은 본 기술 분야에 숙련된 이들에게 잘 알려져 있다. 따라서, 본 발명으 이전 단계에 대한 설명은 상세하게 이루어지지 않을 것이지만 공정의 흐름도를 완전히 설명하도록 포함된다. 제안된 방법은 몇가지의 신규 단계를 포함하며, 이것은 종래의 방법으로 만들어진 디바이스 보다도 낫거나 이와 동등한 동작 특성을 지닌 CMOS 디바이스를 산출하는 동시에, 생산에서의 용이성을 현저히 향상시킨다.
본 방법은 도면에서 도시된 바와같은 p- 형태의 기판(2)으로 시작된다. 바람직한 실시예에서는 트윈 웰(twin well) 방법을 사용한다. n-웰(4)은, 얇은 sio₂ 및 Si3N4의 복합 단층을 선택적으로 제거함으로써 노출된 부위내로의 N- 주입에 의해 형성된다. 두터운 산화물이 n+ 부위에서 성장되며, 이후에 Si3N4가 벗겨진다. p-웰(7)은, Si3N4가 에취(etch)되어 제거되었던 부위내로의 주입에 의해 형성된다. n-부위는 보다 두터운 산화물에 의해 p-주입에 반하여 마스크된다.
이후에 모든 산화물이 벗겨지고 두 개의 웰이 드라이브 인(drive in)된다.
제1의 선택적인 실시예는 p-형태 기판내의 n-웰 만의 형성이다. 이러한 경우에서의 p-웰은 단순히 n-주입중에 노출되지 않았던 부위이다. 제2의 선택적인 실시예는 n-형태 기판으로 개시되는 것을 포함한다. p-웰은 유사한 마스크 단계를 사용하여 형성되며 이러한 단계를 통해 p-형태의 도펀트가 주입된다. 상기의 선택적인 실시예가 산업분야에서 광범위하게 사용되지만, 단일의 웰 방법에 포함된 과도한 도프 효과는 본 발명의 트윈 웰 방법을 선호하게 한다. 활성 영역(6)은 복합적인 Si3N4마스크의 사용에 의해 이후에 형성되며, 다음에 피일드 주입 차단용 마스크를 사용하여 p- 피일드 주입(8)이 뒤따른다.
디바이스의 분리(isolation) 는, 산화-방지용 실리콘 질화물 또는 이것의 복합체를 통해 비활성 부위의 피일드 산화(10)로 이루어진다. 실리콘 질화물의 제거 후에, 게이트 산화물(12)은 활성 부위내에서 성장되며, Vt채널 주입(14)이 뒤따른다.
폴리실리콘(16)이 디포지트(deposit)되고 도프되며 폴리실리콘 마스크(18)에 의해 형성된 바와같이 에취되어 게이트 구조(17)를 형성한다. 여기까지의 모든 단계들은 CMOS 자기 정합 게이트 기술용으로는 재래적인 것이다. 이러한 공정에서 약간의 변화는 기대될 수 있지만 본 발명의 범위를 제한하지는 않을 것이다.
이러한 점에서 본 발명의 방법은 선행 기술의 재래적인 CMOS 생산 기술로부터 갈라져 나온 것이다. LDD 단층(20)은 인의 블랭킷 n- 주입에 의해 형성된다. 저온 산화물이 디포지트된 이후에, 재래의 기술로 게이트 구조(17)의 에취에 근접하여 LDD 단층에 걸친 산화물 스페이서(22)를 형성하도록 이방성 (anisotropic) 에칭을 하게된다. 산화물 스페이서(22)는 LDD 영역을 형성하고, 이후에 게이트 대 소스 및/또는 드레인 단락을 방지하도록 게이트에 너무 근접한 살리사이드의 형성을 방지하는 마스크로서의 이중 목적에 이용된다.
본 방법에서 다음의 새로운 단계는 비소(24)의 얕은 블랭킷 n+ 주입이 형성이다. 이것은 n-채널 디바이스에 낮은 접촉 저항을 제공한다. 감광성 내식막(25)은 기판상에 짜여져서 p+ 접촉 부위를 노출시키도록 패턴화된다. 고 선량의 p+ 주입(26)이 수행되어, 이전에 블랭킷 n- 및 n+ 주입(20, 24)을 받아들었던 노출 부위의 카운터도핑을 초래한다. 이러한 방법의 목적으로, 저선량은 1013atoms/㎠ 이하의 선량으로 정의되고, 중간선량은 1013내지 10¹5 atoms/㎠ 및 고 선량은 1015atoms/㎠ 이상으로 정의된다.
본 구조는 이후에 급속한 열적 어니일링(annealing)(RTA)을 받아서 도펀트를 주입에서 구동하여 활성화시킨다. 대략 80분 동안의 900℃에서의 로(furnace) 어니일링은 같은 정도의 도펀트 활성화 및 카운터도핑(counterdoping)을 제공하지만 접합의 확산을 최소화하도록 RTA (rapid thermal annealing)가 선호된다.
얇은 티타늄(30) 필름이 디포지트되고 소스/드레인 영역이 열처리되어 TiSi₂의 살리사이드를 형성한다. 티타늄(30)은 이것이 산화물상에 디포지트되는 경우에, 명세적으로는 피일드 산화물(10) 및 산화물 스페이서(22)에 걸쳐 있는 경우에는 반응하지 않는다. 반응하지 않는 티타늄은 차후에 제거된다. 살리사이드(32)는 모든 접촉부에서 낮은 시트 저항을 산출한다.
그러나 n-채널 접촉부(42)에서의 낮은 저항은 주로 n+ 블랭킷주입(24)에 기인하며 살리사이드(32) 단독만에 기인한 것은 아니다.
저온의 유전성(dielectric) 필름(33)이 디포지트되고 감광성 내식막으로 패턴화되며 이를 통해 접촉 개방부(42)가 에취된다. 상호 연결부(36)는 종래의 금속 디포지선 및 패턴화 공정을 사용하여 얻어진다.
이러한 기술에 의해, n+ 및 LDD 마스크를 사용할 필요성이 제거된다. 얕은 n+ 단층을 포함하는 것은, 또한 고 접촉 저항의 문제를 제거하며, 상기의 문제는 n- 인의 단층만을 사용하기 때문에 나타났던 것이다.
실험 결과로부터 유도된 특정 예들은 본 발명의 방법을 예시한다. 최초의 n- 인이 주입은 1 x 1014atoms/㎠의 선량 및 30 Kev 의 에너지를 지니다. 이러한 주입 선량은 낮은 피크의 기판 전류 및 양호한 열-전자-저항의 성능을 제공한다. 9 x 1013내지 4 x 1014atoms/㎠ 범위가 사용에 적당하며, 바람직한 범위는 1 x 1014내지 3 x 1014atoms/㎠ 범위인 것으로 생각된다. 낮은 주입 에너지는 이후에 p+ 주입(26)에 의해 카운터도핑되는 얕은 n- 채널 S/D 접합을 형성하는데 필요하다. 이러한 이유 때문에 주입 에너지는 낮에 유지되어야만 하며, 정상적으로는 30 내지 50 Kev 범위에 있어야 하고, 30 내지 40 Kev 인 것이 바람직스럽다.
n- 단층(20)의 형성 이후에 산화물 스페이서의 형성이 이루어졌으며, 이후에 다시 접촉 저항 문제를 감소시키거나 또는 방지하는데 필요한 얕은 블랭킷 n+ 주입(24)이 이루어졌다.
7.5 x 1014atoms/㎠ 비소 선량 및 25 Kev 의 에너지가 사용되었다. 이것은 n- 채널에서 저항성의 (ohmic) S/D 접촉을 형성하기에 충분할 정도로 높지만, BF₂ p+ 주입에 의해 이후에 용이하게 카운터도핑되는데 충분할 정도로 낮은 선량을 제공하였다.
일반적으로 n+ 주입은 5 x 1014내지 9 x 1014atoms/㎠ 의 선량 및 25 내지 40 Kev 의 에너지로 수행될 것이다. 최적의 선량 및 에너지는 상기에서 언급된 제한으로부터 결정될 것이다.
본 실험에서, 얕은 n- 채널 S/D 영역은 이후에 5 x 1015atoms 및 50 Kev 의 에너지로 카운터도프되었다. 더 이상의 살리사이드 단계에서 형성된 Ti 두께는 700⁴이었다.
본 발명의 방법으로 만든 CMOS 디바이스의 디바이스 특성은, 100/1㎛ MOS FET의 테스트로부터 얻어져서 하기한 표에 주어져 있다.
Figure kpo00002
Figure kpo00003
[비고]
a. 보디 효과 (body effect)
b. 포화전류 V= V= 5V
c. 피크(peak) 기판전류
d. Beta - Factor=μC
μ = 모빌리티(mobility)
C= 게이트 산화물 캐패시턴스
상기에서 설명되지는 않았지만 본 발명의 사상과 범위내에 명백히 속하는 부가적인 실시예가 있다는 점은 명백한 사실이다. 따라서 상기 설명은 모범적인 예로서만 의도될 것이며 본 발명의 범위는 첨부된 청구범위에 의해서만 제한될 것이다.

Claims (18)

  1. 복수개의 게이트 구조의 노출된 에지(edge)에 근접하여 스페이서를 형성하기전 및 후에 기판내로 저 선량 및 중간 선량의 n- 형 도펀트의 순차적인 저-에너지 블랭킷 주입을 이행하는 단계; 상기 기판의 p- 채널 영역내로 고 선량의 p- 형 도펀트의 중간 에너지 주입을 이행하는 단계로서, 상기 p- 채널 영역은 p+ 마스크에 의해 노출된 부위를 포함하며, 상기 p+ 마스크는 이전에 상기 블랭킷 주입을 받고 상기 p+ 마스크에 의해 노출되지 않은 영역으로서 n- 채널 영역을 형성하는 단계; 및 금속을 디포지트시키고 상기 기판을 온도 처리에 노출시킴으로써 상기 p- 채널 및 상기 n- 채널 영역내에 살리사이드(salicide)를 형성하는 단계를 포함하는 이중 확산 드레인 CMOS 디바이스의 제조 방법.
  2. 제1항에 있어서, 상기 스페이서의 형성이전에 저 에너지, 저 선량 블랭킷 주입이 이행되는 n- 형 도펀트는, 9 x 1013내지 4 x 1014atoms/㎠의 선량 및 30 내지 50Kev 의 에너지를 갖는 인(phosphorous) 인 이중 확산 드레인 CMOS 디바이스의 제조 방법.
  3. 제1항에 있어서, 상기 스페이서의 형성이후에 저 에너지, 저 선량 블랭킷 주입이 이행되는 n- 형 도펀트는, 5 x 1013내지 9 x 1014atoms/㎠의 선량 및 25 내지 40Kev 의 에너지를 갖는 비소인 이중 확산 드레인 CMOS 디바이스의 제조 방법.
  4. 제1항에 있어서, 상기 고 선량, 중간 에너지 p+ 주입이 이행되는 p- 형 도펀트는, 4 x 1015내지 1 x 1016atoms/㎠의 선량 및 45 내지 60Kev 의 에너지를 갖는 BF₂인 이중 확산 드레인 CMOS 디바이스의 제조 방법.
  5. 제1항에 있어서, 상기 살리사이드를 형성하는 데 사용되는 금속은 티타늄이며, 상기 티타늄에 의해 TiSi₂가 만들어지는 이중 확산 드레인 CMOS 디바이스의 제조 방법.
  6. 제1항에 있어서, 상기 온도 처리는 상기 p- 형 주입이후에 이행되어 주입 손상을 어니일(anneal) 시키고 상기 도펀트를 활성화시키는 이중 확산 드레인 CMOS 디바이스의 제조 방법.
  7. 제6항에 있어서, 상기 온도처리는 급속 열 어니일링(rapid thermal annealing) 인 이중 확산 드레인 CMOS 디바이스의 제조 방법.
  8. 제1항에 있어서, 상기 스페이서는 산화물로 형성되고 상기 살리사이드가 형성되는 경우 게이트-소스/드레인 단락을 방지하도록 충분한 폭을 지니는 이중 확산 드레인 CMOS 디바이스의 제조방법.
  9. 제1항에 있어서, 상기 스페이서는 열-전자(hot-electron) 효과를 최소화시키도록 적절한 폭을 지니는 이중 확산 드레인 CMOS 디바이스의 제조 방법.
  10. 한 불순물 형태를 포함하며 상기 한 불순물 형태와는 반대 극성인 형태의 주입이 복합 마스크의 노출된 부위를 통해 이행되어 복수개의 웰(well)이 형성되는 반도체 기판을 포함하고, 상기 마스크를 제거하여 상기 기판내의 극성 형태와 동일한 극성 형태의 주입을 이행하는 단계, n- 및 p- 웰내에 복수개의 활성 영역을 형성하는 단계로서, 각각의 활성 영역의 의도된 캐리어 전하가 내부에 배치되어 있는 웰과는 반대 극성인 단계, 분리된 열적 산화물(thermal oxide)을 성장시키는 단계, 쓰레숄드(threshold) 전압 결정 주입을 이행하고 상기 활성 영역내에 게이트 산화물을 성장시키는 단계, 상기 활성 영역의 부분을 덮는 게이트 구조를 형성하는 단계, 접촉 마스크에 의해 노출된 부위를 에칭함으로써 상기 기판상에 디포지트된 저온 유전성(dielectric) 필름을 통해 접촉부를 형성하는 단계, 및 디바이스에 대한 액세스가 이루어질 수 있는 금속 상호 연결부를 형성하는 단계를 포함하는 이중확산 드레인 CMOS 디바이스의 제조 방법에 있어서, 도프된 폴리실리콘 특징부의 형성이후에 제1 형태인 n- 형 도펀트의 저 선량, 저 에너지 블랭킷 주입을 이행하는 단계; 상기 게이트 구조의 노출된 에지에 근접하여 스페이서를 형성하는 단계; 제2 형태인 n- 형 도펀트의 중간 선량, 저 에너지 블랭킷 주입을 이행하는 단계; p+ 마스크에 의해 노출된 p- 채널 영역내로 중간 에너지, 고 선량 주입을 이행하는 단계; 및 금속을 디포지트시키고 실리사이드(siliciding) 용 온도 처리에 상기 기판을 노출시킴으로써 p- 채널 및 n- 채널 활성 영역내에 살리사이드를 형성하는 단계를 포함하는 이중 확산 드레인 CMOS 디바이스의 제조 방법.
  11. 제10항에 있어서, 상기 스페이서의 형성이전에 저 에너지, 저 선량 블랭킷 주입이 이행되는 n- 형 도펀트는, 9 x 1013내지 4 x 1014atoms/㎠의 선량 및 30 내지 50Kev 의 에너지를 갖는 인(phosphorous) 인 이중 확산 드레인 CMOS 디바이스의 제조 방법.
  12. 제10항에 있어서, 상기 스페이서의 형성이후에 저 에너지, 중간 선량 블랭킷 주입이 이행되는 n- 형 도펀트는, 5 x 1014내지 9 x 1014atoms/㎠의 선량 및 25 내지 40Kev 의 에너지를 갖는 비소인 이중 확산 드레인 CMOS 디바이스의 제조 방법.
  13. 제10항에 있어서, 상기 고 선량, 중간 에너지 p+ 주입이 이행되는 p- 형 도펀트는, 4 x 1015내지 1 x 1016atoms/㎠의 선량 및 45 내지 60Kev 의 에너지를 갖는 BF₂인 이중 확산 드레인 CMOS 디바이스의 제조 방법.
  14. 제10항에 있어서, 상기 살리사이드를 형성하는 데 사용되는 금속은 티타늄이며, 상기 티타늄에 의해 TiSi₂가 만들어지는 이중 확산 드레인 CMOS 디바이스의 제조 방법.
  15. 제10항에 있어서, 상기 온도 처리는 상기 p- 형 주입이후에 이행되어 주입 손상을 어니일(anneal) 시키고 상기 도펀트를 활성화시키는 이중 확산 드레인 CMOS 디바이스의 제조 방법.
  16. 제15항에 있어서, 상기 온도처리는 급속 열 어니일링(rapid thermal annea ling) 인 이중 확산 드레인 CMOS 디바이스의 제조 방법.
  17. 제10항에 있어서, 상기 스페이서는 산화물로 형성되고 상기 살리사이드가 형성되는 경우 게이트-소스/드레인 단락을 방지하도록 충분한 폭을 지니는 이중 확산 드레인 CMOS 디바이스의 제조방법.
  18. 제10항에 있어서, 상기 스페이서는 열-전자(hot-electron) 효과를 최소화시키도록 적절한 폭을 지니는 이중 확산 드레인 CMOS 디바이스의 제조 방법.
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