JPH0287829A - 並列直列変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は並列直列変換器に関する。

〔従来の技術〕

従来並列直列（以下バラシリと記す）変換器は、第５図
に示すように、バラシリデータ変換部１１とシフトクロ
ックコントロール部１２とで構成される。

本例は図面の繁雑化を回避するために４ビットのパラシ
リ変換器を示しているが、より多いビット数の場合には
、バラシリデータ変換部１を構成するシフトレジスタ１
３〜１６の数が増えるだけであシ、シフトクロック部１
２は１つのみでよく、シフトクロックφＬ、φ３の供給
先（シフトレジスタ）が増えるだけである。

第６図はシフトレジスタ１３〜１６の詳細図を示してお
シ、シフトクロックφＬが１１１のときにはパラレル入
力データＤ　２　、　＃　ｏ　ｌのときには前段のシフ
トレジスタ出力であるシリアル入力データＤ１をシフト
クロックφ３に同期して入力し記憶するスレーブ記憶回
路と、出力用のマスク記憶回路で構成されている。

第７図は本例のタイムチャートを示す。シフトクロック
φＬで４ビットのパラレル入力データｄｌ〜ｄ４がシフ
トレジスタ１３〜１６に取り込まれ、基本クロックφ１
とシフトクロックφ３でシフトしながら、基本クロック
φｌ同期でシリアル出力データＤＯとして出力している
。

〔発明が解決しようとする課題〕

上述した従来のパラシリ変換器は、シフトレジスタを構
成するのに、入力用のスレーブ記憶回路と出力用のマス
タ記憶回路という２個の記憶回路を使用しているので素
子（トランジスタ）数が多くなるという欠点がある。

上述した従来のパラシリ変換器に対し、本発明のパラシ
リ変換器はシフトレジスタを１つの２入力データ選択回
路と、１つの記憶回路だけで構成するという相違点を有
する。

〔課題を解決するだめの手段〕

本発明のパラシリ変換器は、それぞれが第１のシフトク
ロックに応答して外部からの並列データの１ビットを、
また相異なる第２のシフトクロックに応答して前段から
の直列データを入力して記憶する複数のシフトレジスタ
から成る並列直列データ変換部と、 外部からの基本クロックおよびデータ＊ｂ込みタイミン
グ信号に応答して前記第１のシフトクロックおよび前記
相異なる第２のシフトクロックを生成するシフトクロッ
クコントロール部とで構成されることを特徴とする。

〔実施例〕

第１図は本発明の一実施例で、４ビ、トパラレル入力デ
ータを１ビットシリアル出力データに変換する回路であ
る。ｌはバラシリデータ変換部。

２はシフトクロックコントロール部、３〜６はシフトレ
ジスタ、７は出力う、チレジスタ、８．９はコントロー
ルデータ遅延用レジスタ、１０１〜１０４はパラレル入
力データ、ＤＯはシリアル出力データ、φ１．φ２は基
準クロック、ＬＤはデータ取り込みタイミング信号、φ
Ｌ、φ３．φ４およびφ４はシフトクロックである。

第２図は、シフトレジスタ３〜６の一つと、出力ラッチ
レジスタ７の各詳細回路図、第３図は本実施例のタイム
チャートを示す。

第１図のシフトクロ、クコントロール部２において、シ
フトクロックφＬ、φ３．φ４およびφ５の生成論理式
は、図示した回路から次式で表わされることがわかる。

φＬ＝ＬＤ−φ２．φ３＝＝ｒ、Ｄ−φ２φ４＝Ｑ＋９
）・φ１．φ５＝Ｑ（８）・ＬＤ＠φまただし、Ｑｔ９
１　、　Ｑ（８）はそれぞれコントロールデータ遅延用
レジスタ９．８の否定出力を示すものとする。

シフトクロックφＬはバラシリデータ変換部１のシフト
レジスタ３〜６にまたシフトクロックφ５１φ４．φ３
と基本クロックφｌはシフトレジスタ５，４．３と出力
ラッチレジスタ７にそれぞれ供給されている。

第２図におけるφはシフトクロックφ５．φ４゜φ３ま
たは基本クロックφ１を統括して表わしている。したが
って、シフトレジスタ３〜６のそれぞれは、シフトクロ
ックφＬが１１１のときにはパラレル入力データＤ２．
’０’のときにはシフトクロックφに同期してシリアル
入力データＤ１を受は入れて記憶する。また、出力ラッ
チレジスタ７は基本クロックφｌに同期してシリアル入
力データＤ１を受は入れて記憶する。

さて、データ取り込みタイミング信号ＬＤが入力すると
、パラレル入力データｄ１〜ｄ４がシフトレジスタ３〜
６に取り込まれ、シフトレジスタ６は次のシフトクロッ
クφＬまでデータ保持、シフトレジスタ５はシフトクロ
ックφ５同期でシフトレジスタ６の出力を収シ込み、シ
フトレジスタ４はシフトクロックφ４同期でシフトレジ
スタ５の出力を取り込み、シフトレジスタ３はシフトク
ロックφ３同期でシフトレジスタ４の出力を取り込み、
出力う、チレジスタ７は基本クロックφ１同期でシフト
レジスタ３の出力を取り込みそのままシリアル出力デー
タＤＯとして出力する〇ここで本実施例と、同機能を有
する第５図の従来例とについて、構成に必要なトランジ
スタ数をまとめると第１表の左楊のようになる。これに
よると、４ビットのパラシリ変換器の場合には、本実施
例のパラシリ変換部１のトランジスタ数は減υ、シフト
クロ、クコントロール部２のトランジスタ数は増え、全
体としては本実施例の方が従来例より２個だけトランジ
スタが多くなっている。

第１表 しかし、ビット数が増えれば逆転する０例えば、１画素
を４ビットａ、ｏ、Ｂ、ａｘで構成する画面表示データ
用のパラシリ変換器に本発明のパラシリ変換器を用いた
場合を考える。

第４図はこのような実施例のプロ、り図を示し、第１図
のパラシリ変換部１をＲ，、Ｇ、Ｂ、ｇＸデータ用とし
て４個使用している。シフトクロックコントロール部２
は１個のみでよい。何故なら、４個のパラシリ変換部は
基本タロ、りφ１とシフトクロックφＬ、φ３．φ４．
φ５によって同時タイミングで動作するからである。こ
の場合には、第１表の右欄から明らかなように、パラシ
リ変換部ｌのトランジスタ数が少数でめる本実施例の方
が従来例に比べ、全体として１０６個減（約２０−減）
となっている＠ すなわち、１組のシフトクロックで複数のパラシリ変換
部を動作させる利用法においては、本発明のパラシリ変
換器を用いた方が回路を小さくすることができる。

〔発明の効果〕

以上説明したように本発明は、供給された基準クロック
をコントロールデータ遅延用レジスタで遅延させて間引
いて相異なるシフトクロックを生成するシフトクロ、ク
コントロール部を有することによシ、ハラシリ変換部の
シフトレジスタを２入力データ選択回路１つと記憶回路
１つだけで構成することができるようになるので、多ビ
ットのパラシリ変換器のトランジスタ数を削減するとい
う効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は本実施例
の回路の詳細図、第３図は本実施例の動作タイミング図
、第４図は本実施例の一応用を示すブロック図、第５図
は従来のパラシリ変換器の回路図、第６図は本例の詳細
図、第７図は本例の動作タイミング図である。 １．１１・・・・・・バラシリデータ変換部、２，１２
・・・・・・シフトクロックコントロール部、３〜６，
１３〜１６・・・・・・シフトレジスタ、７・・・・・
・出力ラッチレジスタ、８〜９・・・・・・コントロー
ルデータ遅延用レジスタ。 ３〜６−’ｚ７トレンスツ　　　　　７：ま〃う・ソチ
レンスタ１．９：プントシールチーツメθ迫ＷＩｔ／ジ
スタｄｔ〜ｄ４　：ノＹラレルへガテータ ＤＯ＝シリアｌし出力チーり　ψｔ２φ２：、ｔ４クロ
ッフｌＤニーｒ−ダ取りレタイ≧ン７７寥号φＬ、φｂ
φ４．ψＳ：シブＦ７ｏ＝ｚり茅　ＩＵｉｌ ｐ：シフト７０・・１７ 茅 図 Ｉ３へＪ６：シ７トレジスダ ｄｆへｄ４．：　ｔＳ：ラレル入ｊテーグ／Ｉ）ニーｙ
−７Ｎす沙タイミン７）自ビ礪ンφ３コシフト７０プク Ｄθ：シソアルル・カテーｙ 〃２φ２：基本７０１り 茅 凹 ｆｌ、ψ２：　λ象ネ、１０・ラグ　　　　ゾ’ｔ、　
Ｐ：ｔ−ψ５ニジ７ト７０・１７Ｄθ：シリ１ルホ〃テ
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図 ｆｔ、ψ２：慈７０・１７ 芽 φＬ、ψ３．φ４．φ５ニジ７ト７０・ソ７図 Ｄｆ：シリ〃し入〃テゴ７ 寝昏 Ｄ２：ノＹうＬ／）し入〃テ°ユク Ｚ　圓 φ／、　（１）２　：　、内（４−７０・７り　　ｔＤ
：テー７末す込礪μミンブ信うφｌ、φ３：シフト７０
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Ｘ：ヂレル入〃テユグ ＃；　７　聞

Claims (1)

1. 【特許請求の範囲】 それぞれが第１のシフトクロックに応答して外部からの
   並列データの１ビットを、また相異なる第２のシフトク
   ロックに応答して前段からの直列データを入力して記憶
   する複数のシフトレジスタから成る並列直列データ変換
   部と、 外部からの基本クロックおよびデータ取り込みタイミン
   グ信号に応答して前記第１のシフトクロックおよび前記
   相異なる第２のシフトクロックを生成するシフトクロッ
   クコントロール部 とで構成されることを特徴とする並列直列変換器。