JPH0287249A - 入出力制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、チャネルを用いて入出力装置の制御を行なう
入出力制御方式に関する。

（従来の技術） 論理アドレスを用いて、主記憶装置のアクセス、即ちデ
ータの読出しや書込み等を行なう、仮想記憶方式の計算
機システムにおいて、プロセッサや主記憶装置の処理速
度と、フロッピーディスクドライブやハードディスク等
の入出力装置の処理速度とを比べると著しい差がある。

このため、一般にこの処理速度の差を考慮して、システ
ムを効率よく稼動させるためにチャネルによる入出力装
置の入出力制御が行なわれている。このようにチャネル
を介して入出力装置の制御を行なう構成を、特に入出力
制御システムと呼ぶことにする。

第２図に、従来の入出力制御システムのブロック図を示
す。

図において、プロセッサ１と、主記憶装置２とがシステ
ムバス５に接続されている。システムバス５には、チャ
ネル３が接続され、チャネル３には、入出力装置４が接
続されている。

チャネル３は、例えば３つのチャネル、第１のチャネル
３０１と第２のチャネル３０２と第３のチャネル３０３
から構成されている。また、入出力装置４もチャネル３
に対応して、第１の入出力装置４０１と第２の入出力装
置４０２と第３の入出力装置４０３とから構成されてい
る。第１のチャネル３０１．第２のチャネル３０２．第
３のチャネル３０３には、第１の入出力装置４０１゜第
２の入出力装置４０２．第３の入出力装置４０３がそれ
ぞれ対応して接続されている。

プロセッサ１は、主記憶装置２に格納された図示しない
プログラムや各種データを用いて、チャネル３を制御す
るものである。主記憶装置２は、読出し及び書込み可能
なランダム・アクセス・メモリ（ＲＡＭ）から構成され
ている。チャネル３は、主記憶装置２と入出力装置４と
の間のデータ転送を制御する回路である。入出力装置４
は、フロッピーディスクドライブ、ハードディスク、プ
リンタ等の装置から構成されている。

主記憶装置２には、チャネルアドレス語（ＣＡＷ）とチ
ャネルコマンド語（ＣＣＷ）が、予め決められた格納場
所（固定領域）に格納されている。このように格納場所
が予め決められているのは、チャネル３が主記憶装置２
の特定の実アドレスを用いて各制御語（ＣＡＷ、ＣＣＷ
）を参照するためである。

ここで、以上の入出力制御システムを用いた入出力制御
方式について説明する。

以上の構成の入出力制御システムは、通常、プロセッサ
１により主記憶装置２に格納されたプログラムが読出さ
れ処理が実行されている。この処理の実行中、即ちソフ
トウェアが入出力装置４を用いる場合が発生する。この
場合プロセッサ１は、ソフトウェアの入出力起動命令を
認識し、チャネル３に対して入出力命令１ａを出力する
。

チャネル３においては、この入出力命令１ａの要求に該
当するチャネル３及び入出力装置４が空いていれば、こ
の入出力命令１ａを受付けて動作を開始する。この先の
処理については、プロセッサｌは関与せず、チャネル３
による入出力装置４の制御が行なわれる。入出力命令１
ａを受付けたチャネル３は、主記憶装置２に格納された
ＣＡＷをシステムバス５を介して読取る。このＣＡＷに
は、ＣＣＷの格納場所を示すアドレスが含まれている。

チャネル３は、このＣＡＷの示すアドレスに基づいてＣ
ＣＷを主記憶装置２から読取る。

チャネル３は、ＣＣＷの内容（コマンドコード）を解読
して入出力装置４に動作の指示を与えるとともに、主記
憶装置２のデータ領域から入出力装置４へ、或は入出力
装置４から主記憶装置２のデータ領域へとデータ（ＤＡ
ＴＡ）を転送する。

以上のような入出力制御により、入出力装置４の入出力
動作が実行される。

次に、入出力装置４の入出力動作が終了した場合につい
て説明する。

チャネル３は、入出力装置４の入出力動作終了を認識す
ると、プロセッサｌに向けて入出力終了の入出力割込み
の要求（以下、単に割込要求と呼ぶ）３ａを出力する。

プロセッサｌは、この割込要求３ａを受付ると、チャネ
ル３に向けて割込許可１ｂを出力する。チャネル３は、
この割込許可１ｂを受取ると、チャネル３及び入出力装
置４の状態を示すチャネル状態語（ＣＳＷ）を主記憶装
置２の、予め決められた格納場所（固定領域）に格納す
る。このＣ８Ｗの格納が終了すると、プロセッサｌは、
入出力割込みを生起しソフトウェアに入出力動作の終結
を報告する。ソフトウェアはこの報告を受けると、主記
憶装置２からＣ８Ｗを読出し、ＣＳＷの内容に応じた割
込後処理を行ない、チャネル３及び入出力装置４を開放
する。これにより、一連の入出力制御が終了する。なお
、チャネル３からプロセッサ１に向けて出力される割込
要求３ａは、入出力装置４の入出力動作終了以外の他の
原因、例えば入出力装置４に障害が発生した場合等にも
出力される。

次に、複数のプロセッサから構成されるマルチプロセッ
サ方式の入出力制御システムについて説明する。

第３図は、従来のマルチプロセッサ方式の入出力制御シ
ステムのブロック図である。

図のシステムを、第２図に示した入出力制御システムと
比べると、プロセッサ１が第１のプロセッサ１０１．第
２のプロセッサ１０２．第３のプロセッサ１０３とから
から構成され、さらにプロセッサ１とシステムバス５と
の間に、プレフィクス機構８が挿入されている点が異な
っている。

主記憶装置２には、予めＣＡＷとＣＣＷが格納されてい
る。第１のプロセッサ１０１．第２のプロセッサ１０２
．第３のプロセッサ１０３は、ＣＡＷ、ＣＣＷを主記憶
装置２に格納する場合、それぞれ同一のアドレス、例え
ば“ＣＡＷＡＤ　”“。

“ＣＣＷＡＤ　”を発生する。これらのアドレスを受入
れたプレフィクス機構８は、どのプロセッサから出力さ
れたアドレスかを判断し、第１のプロセッサ１０１から
出力された場合は、アドレスをＩｃＡＷＡＤ”　、　　
“ＩＣＣＷＡＤ″、第２のプロセッサ１０２から出力さ
れた場合は、アドレスな“’２ＣＡＷＡＤ”、　　”２
ＣＣＷＡＤ”を出力し、それぞれ主記憶装置２上の異な
る位置にＣＡＷ、ＣＣＷを格納する。このようにして、
第１のプロセッサ１０１、第２のプロセッサ１０２．第
３のプロセッサ１０３と、３組のＣＡＷ、ＣＣＷとが対
応付けられる。

第３図の構成の入出力制御システムにおけるその他の動
作は、先に第２図において行なった説明と全く同様であ
る。

（発明が解決しようとする課題） ところで、従来プロセッサ１が１つの割込要求３ａを受
付けて許可すると、例えば、それよりも優先順位の高い
他のチャネルからの割込要求３ａを受けても、既に割込
許可１ｂを出したチャネル３のＣ３Ｗに関する処理が終
了するまで、この優先順位の高い割込要求３ａへの対応
を拒否（マスク）していた。即ち、チャネル３が主記憶
装置２にＣ８Ｗを書込み、人出刃側込み発生後にソフト
ウェアによるＣ８Ｗの内容に対応した割込後処理を終え
るまで、他の割込要求３ａをマスクしていた。このため
、他のチャネルは、プロセッサｌから割込許可１ｂを得
るために長い時間待たされていた。

また、マルチプロセッサ方式の入出力制御システムの場
合、ソフトウェアが主記憶装置２からＣＡＷやＣＣＷの
読出しをする場合やＣ８Ｗの格納を行なう場合、主記憶
装置２上の特定の実アドレスを割出すため、プレフィク
ス機構８（第３図）などの特別のハードウェアを設け、
特別な処理を行なわなければならない。このため、プロ
セッサ１は、ソフトウェア実行以外のオーバヘッド（こ
の場合、プレフィクス機構８の動作等による処理時間増
）が大きくなっていた。

本発明は以上の点に着目してなされたもので、チャネル
の割込要求を速やかに受付けて処理し、優先順位の高い
割込要求を長い時間マスクするようなことを無くし、さ
らに、マルチプロセッサ方式の入出力制御システムにお
いても、特別なハードウェアを用意する必要のない入出
力制御方式を提供することを目的とするものである。

（課題を解決するための手段） 本発明の入出力制御方式は、論理アドレスを用いて主記
憶装置のアクセスを行なう仮想記憶方式の計算機システ
ムの入出力制御方式において、ソフトウェアから受ける
入出力起動命令のオペランドにより示された前記主記憶
装置上の任意の領域に格納され、チャネルコマンド語を
指定するチャネルコマンド語アドレスを含む入出力命令
制御語を備え、前記入出力起動命令の起動時、前記プロ
セッサは、前記入出力命令制御語の内容を含む入出力命
令をチャネルに転送し、前記チャネルは、前記入出力命
令制御語中の前記チャネルコマンド語アドレスを用いて
前記主記憶装置から前記チャネルコマンド語を取出して
、このチャネルコマンド語に指定された入出力動作を実
行し、前記チャネルが前記プロセッサに対して出力する
前記入出力動作終了に伴なう入出力割込みと、他の割込
み原因の割込後処理を規定する割込み制御のためのプロ
セッサブロックを前記プロセッサに対応して用意し、前
記プロセッサブロックは、入出力割込み時の優先順位を
規定する割込みレベルを複数備え、前記入出力割込みレ
ベル毎にチャネル状態語の格納先アドレスを前記プロセ
ッサブロック内で指定でき、前記プロセッサブロック自
体も前記プロセッサに対応して前記主記憶装置への格納
アドレスをソフトウェアにより任意に指定することがで
き、前記入出力命令制御語と、前記チャネルコマンド語
と、前記チャネル状態語と、前記プロセッサブロックと
を前記ソフトウェアが論理アドレスを用いて前記主記憶
装置の任意の位置に格納することができるものである。

（作用） 以上の方式においては、チャネルは、プロセッサからの
入出力命令を受取ると、この入出力命令に含まれる入出
力命令制御語に基づいて、主記憶装置からチャネルコマ
ンド語を読出す。チャネルは、このチャネルコマンド語
に格納されたコマンドコードを解読して入出力装置を起
動させる。さらに、入出力装置の動作終了時には、チャ
ネルがプロセッサに向けて割込要求を出力する。この割
込要求は、優先順位を示す情報を含んでいる。プロセッ
サは、割込要求を受付けると、チャネルに向けて割込許
可を出力し、チャネルからチャネル状態語を受入れる。

プロセッサは、プロセッサブロックのチャネル状態語格
納先アドレスに基づいて、主記憶装置の割込みレベルに
対応したチャネル状態語格納場所に、このチャネル状態
語を格納して処理を終える。

（実施例） 第１図は、本発明に係る入出力制御システムの実施例を
示すブロック図である。

第１図に示した入出力制御システムは、第２図に示した
従来の入出力制御システムと同様に、プロセッサｌと主
記憶装置２とがシステムバス５に接続され、システムバ
ス５にはチャネル３が接続されている。このチャネル３
には、入出力装置４が接続されている。

ソフトウェアは、予め入出力命令制御語（ＩＯＣＷ）と
、チャネルコマンド語（ＣＣＷ）と、プロセッサブロッ
ク（ＰＢ）の各制御語を主記憶装置２に格納しておく。

プロセッサｌによる制御語のアクセスは、主記憶装置２
に格納された図示しないソフトウェアの実行時に使用す
る論理アドレスを用いている。即ち、プロセッサｌは、
ソフトウェアの実行中、主記憶装置２の実アドレスを意
識することなく容易に各制御語のアクセスを行なうこと
ができる。以上の各制御語を用いて、入出力制御の処理
が行なわれる。

第４図に、本発明に係る入出力起動命令の構成図を示す
。

この入出力起動命令は、第１図の主記憶装置２に格納さ
れたソフトウェアの実行に伴ない、プロセッサ１が入出
力装置４の起動を開始するきっかけとなる命令である。

この入出力起動命令は、処理情報を示す命令コード２０
１と、主記憶装置２に格納されたｒｏｃｗの格納場所情
報（アドレス）を示すオペランド２０２とから構成され
ている。よって、このオペランド２０２の内容を変更す
ることにより、主記憶装置２上の任意の領域にｒｏｃｗ
を格納することができる。

プロセッサ１　（第１図）は、この入出力起動命令によ
り、主記憶装置２からｌ０ＣＷを読取り、チャネル３（
第１図）に向けてこのｒｏｃｗの内容を含む入出力命令
１ａを出力する。

第５図に、本発明に係る入出力命令制御語（ＩＯＣＷ）
の構成図を示す。

このｌ０ＣＷは、入出力起動命令（第４図）のオペラン
ドに格納されたアドレスで示される主記憶装置２上の任
意の位置に存在し、制御しようとする入出力装置４を特
定する入出力装置アドレス２１１と主記憶装置２に格納
されたＣＣＷの格納場所を示す、ＣＣＷアドレス２１２
とが格納されている。このＣＣＷアドレス２１２は、第
２図において説明したＣＡＷアドレスに相当するもので
ある。

第６図に、チャネルコマンド語（ＣＣＷ）の構成図を示
す。

このＣＣＷには、入出力装置４への命令が格納されてお
り、コマンド２２１．フラグ２２２．バイトカウント２
２３．データアドレス２２４とから構成されている。

第７図に、チャネル状態語（Ｃ３Ｗ）の構成図を示す。

このＣ５Ｗ２３は、チャネルと入出力装置の状態を示す
情報から構成されており、チャネル状況（ＣＳ）２３１
．入出力装置状況（ＵＳ）２３２、バイトカウント２３
３．ＣＣＷアドレス２３４、チャネル状況の詳細情報（
ＤＯ３）２３５とから構成されている。

なお、第６図及び第７図に示したＣＣＷ及びＣ８Ｗの構
成は、従来と同様のものである。

第８図に、本発明に係るプロセッサブロック（ＰＢ）の
構成図を示す。

このＰＢには、先頭アドレスなＰＢＡ　（プロセッサブ
ロックアドレス）とすると、ソフトウェア動作監視ブロ
ック（ソフトウェアの実行を監視して障害が発生した場
合に参照するブロック）２４９の格納された領域“α“
以降のアドレスＰＢＡ十〇（１６）のアドレスから順に
、入出力割込Ｏブロック２４０から入出力割込７ブロツ
ク２４７までの８つのブロックが設けられている。

各ブロックは、プロセッサ１（第１図）がチャネル３か
らの割込要求３ａ（第１図）を受付けた場合に行なわれ
る、ソフトウェアの割込後処理を規定する情報と、主記
憶装置２（第１図）にＣ３Ｗを格納するための場所を示
すアドレス、即ちＣ８Ｗアドレス（チャネル状態語格納
アドレス）２５１が設定されている。入出力割込Ｏブロ
ック２４０から入出力割込７ブロツク２４７は、チャネ
ル３からプロセッサ１への割込要求３ａのレベル０〜７
にそれぞれ対応している。

このＰＢを格納する主記憶装置２の領域は、プロセッサ
１の内部に設けられたＰＢＡ格納レジスタに格納された
論理アドレスを用いてソフトウェアが、任意に設定する
ことができる。

ここで、第１図に返って、本発明の入出力制御方式の説
明を行なう。

第１図に示した入出力制御システムにおいて、ソフトウ
ェアが入出力起動命令を実行する場合、プロセッサ１は
、この命令のオペランドの内容に従って、主記憶装置２
から入出力命令制御語（ＩＯＣＷ）を読取り、このｌ０
ＣＷの内容を含む入出力命令１ａをチャネル３に向けて
出力する。入出力命令１ａが、チャネル３に受付けられ
ると、チャネル３は、入出力命令１ａに含まれるｌ０Ｃ
Ｗの中のＣＣＷアドレスに基づいて、ＣＣＷを主記憶装
置２から読出す。この先は、プロセッサ１は関与せず、
チャネル３による制御が開始される。入出力命令１ａが
、チャネル３に受付けられると、チャネル３は、入出力
命令１ａに含まれるｌ０ＣＷの中のＣＣＷアドレスに基
づいて、ＣＣＷを主記憶装置２から読出す。チャネル３
は、ＣＣＷのコマンドコード（第６図に示したコマンド
２２１．フラグ２２２等）を解読して、入出力装置４に
動作の指示を与えるとともに、主記憶装置２のデータ領
域から入出力装置４へ、或は入出力装置４から主記憶装
置２のデータ領域へとデータを転送する。

以上の流れの入出力制御により入出力装置４の入出力動
作が実行される。

さて、入出力装置４の入出力動作が終了した場合につい
て説明する。

このときチャネル３は、入出力装置４の処理終了を認識
すると、プロセッサ１に向けて入出力終了の割込要求３
ａを出力する。この割込要求３ａには、チャネル３に予
め設定された優先順位を示す情報が含まれている。プロ
セッサｌは、この割込要求３ａを受付ると、チャネル３
に割込許可１ｂを出力する。チャネル３は、この割込許
可１ｂを受取ると、チャネル状態語（ＣＳＷ）をプロセ
ッサ１に向けて出力する。ＣＳＷを受取ったプロセッサ
１は、主記憶装置２に格納されたＰＢから、例えばレベ
ル０の割込要求３ａであれば、入出力割込０ブロツク２
４０（第８図）を読取り、割込後処理情報２５０及びＣ
８Ｗアドレス２５１を認識し、ＣＳＷの主記憶装置２へ
の書込みを実行して入出力割込みを発生し、ソフトウェ
アはＣ８Ｗの内容と割込後処理情報２５０に基づいて、
割込後処理を実行する。

以上の流れにより、一連の入出力制御が終了する。

さて、プロセッサ１に向けて、第１のチャネル３ｏ１．
第２のチャネル３０２．第３のチャネル３０３から同時
に割込要求３ａが出力された場合について説明する。

例えば、第１のチャネル３０１は、０レベルの割込要求
３ａ、第２のチャネル３０２は、ルベルの割込要求３ａ
、第３のチャネル３０３は、２レベルの割込要求３ａを
出力したものとする。このような場合、第１のプロセッ
サ１ｏ１．第２のプロセッサ１０２．第３のプロセッサ
１０３は、各プロセッサのソフトウェアが各割込要求３
ａを受付けることができる状況にあるときは、第１のチ
ャネル３０１．第２のチャネル３０２．第３のチャネル
３０３に対してそれぞれ割込許可１ｂを出力する。その
後、３つの割込要求３ａを受付けたソフトウェアは、優
先順位の高い割込要求３ａに関する割込後処理から順次
実行する。この場合、第１のチャネル３０１に関する割
込後処理を実行し、次に第２のチャネル３０２、そして
最後に第３のチャネル３０３に関する割込後処理が実行
される。このように、チャネル３が３つのチャネルから
構成されるのでなく、例えば８つのチャネルから構成さ
れた場合、割込要求３ａのレベル０〜７まで最大８つの
チャネルから出力される割込要求３ａを同時に受付け、
割込許可１ｂを与えることができる。さて、同時に８つ
の割込要求３ａを受付けたような場合にも、先に説明し
たようにレベル０の割込要求３ａから先に割込後処理を
行ない、最後にレベル７の割込要求３ａに対する割込後
処理を行なう。このように、割込要求３ａを受付けた順
に割込後処理を行なうのでなく、割込要求３ａのレベル
に応じて割込後処理を行なうので、優先順位の高い割込
要求３ａが長い時間マスクされ、待たされるといった事
態を回避することができる。

さて、第９図に本発明に係るマルチプロセッサ方式の入
出力制御システムのブロック図を示す。

第９図に示した入出力制御システムは、第１図に示した
入出力制御システムと比べるとプロセッサｌが第１のプ
ロセッサ１０１、第２のプロセッサ１．０２、第３のプ
ロセッサ１０３の複数から構成され、さらに、主記憶装
置３には、予め３組のＰＢが設けられている点が異なる
。

第９図において、第１のプロセッサ１０１、第２のプロ
セッサ１０２、第３のプロセッサ１０３は、個別にチャ
ネル３に向けて入出力命令１ａを出力する。これにより
チャネル３は、それぞれのプロセッサに対応して主記憶
装置３に設けられたＰＢ及びソフトウェアの実行する各
命令に対応して設けられたｌ０ＣＷ、ＣＣＷを用いて入
出力制御を実行する。

この場合、第１のプロセッサ１０１．第２のプロセッサ
１０２．第３のプロセッサ１０３に対応するＰＢ及び各
命令に対応した工○ｃｗ、ｃｃｗは、それぞれのプロセ
ッサが実行するソフトウェアに用いられる論理アドレス
を用いて主記憶装置３の任意の領域に格納されている。

このため、主記憶装置２上で格納場所が重なることなく
、さらに各プロセッサは、ソフトウェア実行中に特別な
アドレス変換を行なうことなく容易にＰＢやｌ０ＣＷ、
ＣＣＷを参照することができる。

（発明の効果） 以上の構成の本発明の入出力制御方式は、主記憶装置２
に、プロセッサｌの実行するソフトウェアで設定された
論理アドレスを用いて、入出力命令制御語（ＩＯＣＷ）
、チャネルコマンド語（ＣＣＷ）　、プロセッサブロッ
ク（ＰＢ）、チャネル状態語（ＣＳＷ）の各制御語を任
意の領域に格納するため、各制御語を参照する際に主記
憶装置２の特定の実アドレスを割り出すといった複雑な
処理が必要ない。ｌ０ＣＷを任意の領域に格納するため
、従来のようにＣＣＷを読取るためのＣＡＷを固定領域
に格納する必要が無い。また、入出力割込みに８つのレ
ベ°ルを設け、各々のＣ８Ｗの格納場所を設定できるた
め、割込許可１ｂを得る迄の待ち時間を短縮することが
できる。即ち従来１つの割込要求３ａしか受付けられな
かったが、本発明においては、入出力のレベル毎に同時
に受付けることができる。さらに、マルチプロセッサの
入出力制御方式の場合、プロセッサブロック（ＰＢ）を
プロセッサ毎に設定できるため、プレフィクス機構８（
第３図）等の特別なハードウェアを用意する必要が無い
。

【図面の簡単な説明】

第１図は本発明に係る入出力制御システムの実施例を示
すブロック図、第２図は従来の入出力制御システムのブ
ロック図、第３図は従来のマルチプロセッサ方式の入出
力制御システムのブロック図、第４図は本発明に係る入
出力起動命令の構成図、第５図は本発明に係る入出力命
令制御語の構成図、第６図はチャネルコマンド語の構成
図、第７図はチャネル状態語の構成図、第８図は本発明
に係るプロセッサブロックの構成図、第９図は本発明に
係るマルチプロセッサ方式の入出力制御システムのブロ
ック図である。 １・・・プロセッサ、１ａ・・・入出力命令、１ｂ・・
・割込許可、２・・・主記憶装置、３・・・チャネル、
３ａ・・・割込要求、４・・・入出力装置、ＣＣＷ・・
・チャネルコマンド語、ＣＳＷ・・・チャネル状態語、 １０ＣＷ・・・入出力命令制御語、 ＰＢ・・・プロセッサブロック。 特許出願人　沖電気工業株式会社

Claims (1)

1. 【特許請求の範囲】 論理アドレスを用いて主記憶装置のアクセスを行なう仮
   想記憶方式の計算機システムの入出力制御方式において
   、 ソフトウェアから受ける入出力起動命令のオペランドに
   より示された前記主記憶装置上の任意の領域に格納され
   、チャネルコマンド語を指定するチャネルコマンド語ア
   ドレスを含む入出力命令制御語を備え、 前記入出力起動命令の起動時、前記プロセッサは、前記
   入出力命令制御語の内容を含む入出力命令をチャネルに
   転送し、 前記チャネルは、前記入出力命令制御語中の前記チャネ
   ルコマンド語アドレスを用いて前記主記憶装置から前記
   チャネルコマンド語を取出して、このチャネルコマンド
   語に指定された入出力動作を実行し、 前記チャネルが前記プロセッサに対して出力する前記入
   出力動作終了に伴なう入出力割込みと、他の割込み原因
   の割込後処理を規定する割込み制御のためのプロセッサ
   ブロックを前記プロセッサに対応して用意し、 前記プロセッサブロックは、入出力割込み時の優先順位
   を規定する割込みレベルを複数備え、前記入出力割込み
   レベル毎にチャネル状態語の格納先アドレスを前記プロ
   セッサブロック内で指定でき、 前記プロセッサブロック自体も前記プロセッサに対応し
   て前記主記憶装置への格納アドレスをソフトウェアによ
   り任意に指定することができ、前記入出力命令制御語と
   、前記チャネルコマンド語と、前記チャネル状態語と、
   前記プロセッサブロックとを前記ソフトウェアが論理ア
   ドレスを用いて前記主記憶装置の任意の位置に格納する
   ことができることを特徴とする入出力制御方式。