JPH0766357B2 - 入出力制御方式 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、チャネルを用いて、入出力装置の制御を行な
う入出力制御方式に関する。

（従来の技術） 論理アドレスを用いて、主記憶装置のアクセス、即ちデ
ータの読出しや書込み等を行なう、仮想記憶方式の計算
機システムにおいて、プロセッサや主記憶装置の処理速
度と、フロッピーディスクドライブやハードディスク等
の入出力装置の処理速度とを比べると著しい差がある。
このため、一般にこの処理速度の差を考慮して、システ
ムを効率よく稼働させるためにチャネルによる入出力装
置の入出力制御が行なわれている。このようにチャネル
を介して入出力装置の制御を行なう構成を、特に入出力
制御システムと呼ぶことにする。

第２図に、従来の入出力制御システムのブロック図を示
す。

図において、プロセッサ１と、主記憶装置２とがシステ
ムバス５に接続されている。システムバス５には、チャ
ネル３が接続され、チャネル３には、入出力装置４が接
続されている。

チャネル３は、例えば３つのチャネル、第１のチャネル
301と第２のチャネル302と第３のチャネル303から構成
されている。また、入出力装置４もチャネル３に対応し
て、第１の入出力装置401と第２の入出力装置402と第３
の入出力装置403とから構成されている。第１のチャネ
ル301、第２のチャネル302、第３のチャネル303には、
第１の入出力装置401、第２の入出力装置402、第３の入
出力装置403がそれぞれ対応して接続されている。

プロセッサ１は、主記憶装置２に格納された図示しない
プログラムや各種データを用いて、チャネル３を制御す
るものである。主記憶装置２は、読出し及び書込み可能
なランダム・アクセス・メモリ（RAM）から構成されて
いる。チャネル３は、主記憶装置２と入出力装置４との
間のデータ転送を制御する回路である。入出力装置４
は、フロッピーディスクドライブ、ハードディスク、プ
リンタ等の装置から構成されている。

主記憶装置２には、チャネルアドレス語（CAW）とチャ
ネルコマンド語（CCW）が、予め決められた格納場所
（固定領域）に格納されている。このように格納場所が
予め決められているのは、チャネル３が主記憶装置２の
特定の実アドレスを用いて各制御語（CAW、CCW）を参照
するためである。

ここで、以上の入出力制御システムを用いた入出力制御
方式について説明する。

以上の構成の入出力制御システムは、通常、プロセッサ
１により主記憶装置２に格納されたプログラムが読出さ
れ処理が実行されている。この処理の実行中、即ちソフ
トウェアが入出力装置４を用いる場合が発生する。この
場合プロセッサ１は、ソフトウェアが入出力装置４を用
いる場合が発生する。この場合プロセッサ１は、ソフト
ウェアの入出力起動命令を認識し、チャネル３に対して
入出力命令1aを出力する。チャネル３においては、この
入出力命令1aの要求に該当するチャネル３及び入出力装
置４が空いていれば、この入出力命令1aを受付けて動作
を開始する。この先の処理については、プロセッサ１は
関与せず、チャネル３による入出力装置４の制御が行な
われる。入出力命令1aを受付けたチャネル３は、主記憶
装置２に格納されたCAWをシステムバス５を介して読取
る。このCAWには、CCWの格納場所を示すアドレスが含ま
れている。チャネル３は、このCAWの示すアドレスに基
づいてCCWを主記憶装置２から読取る。チャネル３は、C
CWの内容（コマンドコード）を解読して入出力装置４に
動作の指示を与えるとともに、主記憶装置２のデータ領
域から入出力装置４へ、或は入出力装置４から主記憶装
置２のデータ領域へとデータ（DATA）を転送する。

以上のような入出力制御により、入出力装置４の入出力
動作が実行される。

次に、入出力装置４の入出力動作終了した場合について
説明する。

チャネル３は、入出力装置４の入出力動作終了を認識す
ると、プロセッサ１に向けて入出力終了の入出力割込み
の要求（以下、単に割込要求と呼ぶ）3aを出力する。プ
ロセッサ１は、この割り込み要求3aを出力する。プロセ
ッサ１は、この割込要求3aを受付けると、チャネル３に
向けて割込許可1bを出力する。チャネル３は、この割込
許可1bを受取ると、チャネル３及び入出力装置４の状態
を示すチャネル状態語（CSW）を主記憶装置２の、予め
決められた格納場所（固定領域）に格納する。このCSW
の格納が終了すると、プロセッサ１は、入出力割込みを
生起しソフトウェアに入出力動作の終結を報告する。ソ
フトウェアはこの報告を受ると、主記憶装置２からCSW
を読出し、CSWの内容に応じた割込後処理を行ない、チ
ャネル３及び入出力装置４を開放する。これにより、一
連の入出力制御が終了する。なお、チャネル３からプロ
セッサ１に向けて出力される割込要求3aは、入出力装置
４の入出力動作終了以外の他の原因、例えば入出力装置
４に障害が発生した場合等にも出力される。

次に、複数のプロセッサから構成されるマルチプロセッ
サ方式の入出力制御システムについて説明する。

第３図は、従来のマルチプロセッサ方式の入出力制御シ
ステムのブロック図である。

図のシステムを、第２図に示した入出力制御システムと
比べると、プロセッサ１が第１のプロセッサ101、第２
のプロセッサ102、第３のプロセッサ103とから構成さ
れ、さらにプロセッサ１とシステムバス５との間に、プ
レフィクス機構８が挿入されている点が異なっている。

主記憶装置２には、予めCAWとCCWが格納されている。第
１のプロセッサ101、第２のプロセッサ102、第３のプロ
セッサ103は、CAW,CCWを主記憶装置２に格納する場合、
それぞれ同一のアドレス、例えば、“CAWAD"、“CCWAD"
を発生する。これらのアドレスを受入れたプレフィクス
機構８は、どのプロセッサから出力されたアドレスかを
判断し、第１のプロセッサ101から出力された場合は、
アドレスを“1CAWAD"、“1CCWAD"、第２のプロセッサ10
2から出力された場合は、アドレスを“2CAWAD"、“2CCW
AD"を出力し、それぞれ主記憶装置２上の異なる位置にC
AW、CCWを格納する。このようにして、第１のプロセッ
サ101、第２のプロセッサ102、第３のプロセッサ103
と、３組のCAW、CCWが対応付けられる。

第３図の構成の入出力制御システムにおけるその他の動
作は、先に第２図において行なった説明と全く同様であ
る。

（発明が解決しようとする課題） ところで、従来プロセッサ１が１つの割込要求3aを受付
けて許可すると、例えば、それよりも優先順位の高い他
のチャネルからの割込要求3aを受けても、既に割込許可
1bを出したチャネル３のCSWに関する処理が終了するま
で、この優先順位の高い割込要求3aへの対応を拒否（マ
スク）していた。即ち、チャネル３が主記憶装置２にCS
Wを書込み、入出力割込み発生後にソフトウェアによるC
SWの内容に対応した割込後処理を終えるまで、他の割込
要求3aをマスクしていた。このため、他のチャネルは、
プロセッサ１から割り込み許可1bを得るために長い時間
待たされていた。

また、マルチプロセッサ方式の入出力制御システムの場
合、ソフトウェアが主記憶装置２からCAWやCCWの読出し
をする場合やCSWの格納を行なう場合、主記憶装置２上
の特定の実アドレスを割出すため、プレフィクス機構８
（第３図）などの特別のハードウェアを設け、特別な処
理を行なわなければならない。このため、プロセッサ１
は、ソフトウェア実行以外のオーバヘッド（この場合、
プレフィクス機構８の動作等による処理時間増）が大き
くなっていた。

本発明は以上の点に着目してなされたもので、チャネル
の割込要求を速やかに受付けて処理し、優先順位の高い
割込要求を長い時間マスクするようなことを無くし、さ
らに、マルチプロセッサ方式の入出力制御システムにお
いても、特別なハードウェアを用意する必要のない入出
力制御方式を提供することを目的とするものである。

（課題を解決するための手段） 本発明の入出力制御方式は、論理アドレスを用いて主記
憶装置のアクセスを行なう仮想記憶方式の計算機システ
ムの入出力制御方式において、ソフトウェアから受る入
出力起動命令のオペランドにより示された前記主記憶装
置上の任意の領域に格納され、チャネルコマンド語を指
定するチャネルコマンド語アドレスを含む入出力命令制
御語を備え、前記入出力起動命令の起動時、プロセッサ
は、前記入出力命令制御語の内容を含む入出力命令をチ
ャネルに転送し、前記チャネルは、前記入出力命令制御
語中の前記チャネルコマンド語アドレスを用いて前記主
記憶装置から前記チャネルコマンド語を取出して、この
チャネルコマンド語に指定された入出力動作を実行し、
前記チャネルが前記プロセッサに対して出力する前記入
出力動作終了に伴なう入出力割込みと、他の割込み原因
の割込後処理を規定する割込み制御のためのプロセッサ
ブロックを前記プロセッサに対応して用意し、前記プロ
セッサブロックは、入出力割込み時の優先順位を規定す
る割込みレベルを複数備え、前記入出力割込みレベル毎
にチャネル状態語の格納先アドレスを前記プロセッサブ
ロック内で指定でき、前記プロセッサブロック自体も前
記プロセッサに対応して前記主記憶装置への格納アドレ
スをソフトウェアにより任意に指定することができ、前
記入出力命令制御語と、前記チャネルコマンド語と、前
記チャネル状態語と、前記プロセッサブロックとを前記
ソフトウェアが論理アドレスを用いて前記主記憶装置の
任意の位置に格納することができるものである。

（作用） 以上の方式においては、チャネルは、プロセッサからの
入出力命令を受取ると、この入出力命令に含まれる入出
力命令制御語に基づいて、主記憶装置からチャネルコマ
ンド語を読出す。チャネルは、このチャネルコマンド語
に格納されたコマンドコードを解読して入出力装置を起
動させる。さらに、入出力装置の動作終了時には、チャ
ネルがプロセッサに向けて割込要求を出力する。この割
込要求は、優先順位を示す情報を含んでいる。プロセッ
サは、割込要求を受付けると、チャネルに向けて割込許
可を出力し、チャネルからチャネル状態語を受入れる。
プロセッサは、プロセッサブロックのチャネル状態語格
納先アドレスに基づいて、主記憶装置の割込みレベルに
対応したチャネル状態語格納場所に、このチャネル状態
語を格納して処理を終える。

（実施例） 第１図は、本発明に係る入出力制御システムの実施例を
示すブロック図である。

第１図に示した入出力制御システムは、第２図に示した
従来の入出力制御システムと同様に、プロセッサ１と主
記憶装置２とがシステムバス５に接続され、システムバ
ス５にはチャネル３が接続されている。このチャネル３
には、入出力装置４が接続されている。

ソフトウェアは、予め入出力命令制御語（IOCW）と、チ
ャネルコマンド語（CCW）と、プロセッサブロック（P
B）の各制御語を主記憶装置２に格納しておく。プロセ
ッサ１による制御語のアクセスは、主記憶装置２に格納
された図示しないソフトウェアの実行時に使用する論理
アドレスを用いている。即ち、プロセッサ１は、ソフト
ウェアの実行中、主記憶装置２の実アドレスを意識する
ことなく容易に各制御語のアクセスを行なうことができ
る。以上の各制御語を用いて、入出力制御の処理が行な
われる。

第４図に、本発明に係る入出力起動命令の構成図を示
す。

この入出力起動命令は、第１図の主記憶装置２に格納さ
れたソフトウェアの実行に伴ない、プロセッサ１が入出
力装置４の起動を開始するきっかけとなる命令である。

この入出力起動命令は、処理情報を示す命令コード201
と、主記憶装置２に格納されたIOCWの格納場所情報（ア
ドレス）を示すオペランド202とから構成されている。
よって、このオペランド202の内容を変更することによ
り、主記憶装置２上の任意の領域にIOCWを格納すること
ができる。

プロセッサ１（第１図）は、この入出力起動命令によ
り、主記憶装置２からIOCWを読取り、チャネル３（第１
図）に向けてこのIOCWの内容を含む入出力命令1aを出力
する。

第５図に、本発明に係る入出力命令制御語（IOCW）の構
成図を示す。

このIOCWは、入出力起動命令（第４図）のオペランドに
格納されたアドレスで示される主記憶装置２上の任意の
位置に存在し、制御しようとする入出力装置４を特定す
る入出力装置アドレス211と主記憶装置２に格納されたC
CWの格納場所を示す、CCWアドレス212とが格納されてい
る。このCCWアドレス212は、第２図において説明したCA
Wアドレスに相当するものである。

第６図に、チャネルコマンド語（CCW）の構成図を示
す。

このCCWには、入出力装置４への命令が格納されてお
り、コマンド221、フラグ222、バイトカウント223、デ
ータアドレス224とから構成されている。

第７図にチャネル状態語（CSW）の構成図を示す。

このCSW23は、チャネルと入出力装置の状態を示す情報
から構成されており、チャネル状況（CS）231、入出力
装置状況（US）232、バイトカウント233、CCWアドレス2
34、チャネル状況の詳細情報（DCS）235とから構成され
ている。

なお、第６図及び第７図に示したCCW及びCSWの構成は、
従来と同様のものである。

第８図に、本発明に係るプロセッサブロック（PB）の構
成図を示す。

このPBには、先頭アドレスをPBA（プロセッサブロック
アドレス）とすると、ソフトウェア動作監視ブロック
（ソフトウェアの実行を監視して障害割込が発生した場
合に参照するブロックやソフトウェアのタスク間の割込
発生時に参照するブロック）249の格納された領域
“α”以降のアドレスPBA＋α₍₁₆₎のアドレスから順
に、入出力割込０ブロック240から入出力割込７ブロッ
ク247までの８つのブロックが設けられている。各ブロ
ックは、プロセッサ１（第１図）がチャネル３からの割
込要求3a（第１図）を受付けた場合に行なわれる、ソフ
トウェアの割込後処理を規定する情報と、主記憶装置２
（第１図）にCSWを格納するための場所を示すアドレ
ス、即ちCSWアドレス（チャネル状態語格納アドレス）2
51が設定されている。入出力割込０ブロック240から入
出力割込７ブロック247は、チャネル３からプロセッサ
１への割込要求3aのレベル０〜７にそれぞれ対応してい
る。

このPBを格納する主記憶装置２の領域は、プロセッサ１
の内部に設けられたPBA格納レジスタに格納された論理
アドレスを用いてソフトウェアが、任意に設定すること
ができる。

ここで、第１図に返って、本発明の入出力制御方式の説
明を行なう。

まず、各入出力チャネルの割込レベル（優先順位）を各
チャネルに対して入出力命令でメモリ上に割込レベルの
設定であるというコードと割り込みレベル０〜７の値を
設定する。

ここで、各チャネルにおいて、同一の割込み処理が発生
した場合には、現在実行中の処理については、継続して
処理し他の処理については待ち合わせるように制御す
る。また、予め各割込みレベル毎の設定を変更すること
により、同一の割込みレベルの処理が発生すると、現在
実行中のものを中断したり、次の処理実行の前に挿入す
ることも可能である。

第１図に示した入出力制御システムにおいて、ソフトウ
ェアが入出力起動命令を実行する場合、プロセッサ１
は、この命令のオペランドの内容に従って、主記憶装置
２から入出力命令制御語（IOCW）を読取り、このIOCWの
内容を含む入出力命令1aをチャネル３に向けて出力す
る。入出力命令1aが、チャネル３に受付けられると、チ
ャネル３は、入出力命令1aに含まれるIOCWの中のCCWア
ドレスに基づいて、CCWを主記憶装置２から読出す。つ
まり、プロセッサ１がアドレス変換する主記憶装置２上
にある変換テーブル（図示せず）を使用し、チャネルは
論理アドレスから実アドレスを求める。また、変換テー
ブルのアドレスは、ソフトウェアの命令により各チャネ
ルに設定される。この命令の形式は、命令コード形式で
あり、命令コードの種類としては、メモリアドレスの指
定を示すコード及び対象となるスロット番号の指定を示
すコード等が含まれている。

この先は、プロセッサ１は関与せず、チャネル３による
制御が開始される。チャネル３は、CCWのコマンドコー
ド（第６図に示したコマンド221、フラグ222等）を解読
して、入出力装置４に動作の指示を与えるとともに、主
記憶装置２のデータ領域から入出力装置４へ、或いは入
出力装置４から主記憶装置２のデータ領域へとデータを
転送する。

以上の流れの入出力制御により入出力装置４の入出力動
作が実行される。

さて、入出力装置４の入出力動作が終了した場合につい
て説明する。

このときチャネル３は、入出力装置４の処理終了を認識
すると、プロセッサ１に向けて入出力終了の割込要求3a
を出力する。この割り込み要求3aには、チャネル３に予
め設定された優先順位を示す情報が含まれている。プロ
セッサ１は、この割込要求3aを受付けるとチャネル３に
割込許可1bを出力する。チャネル３は、この割込許可1b
を受取ると、チャネル状態語（CSW）をプロセッサ１に
向けて出力する。CSWを受取ったプロセッサ１は、主記
憶装置２に格納されたPBから、例えば、レベル０の割込
要求3aであれば、入出力割込０ブロック240（第８図）
を読取り、割込後処理情報250及びCSWアドレス251を認
識し、CSWの主記憶装置２への書き込みを実行して入出
力割り込みを発生し、ソフトウェアはCSWの内容と割込
後処理情報250に基づいて、割込後処理を実行する。

以上の流れにより、一連の入出力制御が終了する。

さて、プロセッサ１に向けて、第１のチャネル301、第
２のチャネル302、第３のチャネル303から同時に割込要
求3aが出力された場合について説明する。

例えば、第１のチャネル301は、０レベルの割込要求3
a、第２のチャネル302は、１レベルの割込要求3a、第３
のチャネル303は、２レベルの割込要求3aを出力したも
のとする。このような場合、プロセッサのソフトウェア
が各割込要求3aを受付けることができる状況にあるとき
は、第１のチャネル301、第２のチャネル302、第３のチ
ャネル303に対してそれぞれ割込許可1bを出力する。そ
の後、３つの割り込み要求3aを受付けたソフトウェア
は、優先順位の高い割込要求3aに関する割込後処理から
順次実行する。この場合、第１のチャネル301に関する
割込後処理を実行し、次に第２のチャネル302、そして
最後に第３のチャネル303に関する割込後処理が実行さ
れる。このように、チャネル３が３つのチャネルから構
成されるのではなく、例えば８つのチャネルから構成さ
れた場合、割込要求3aのレベル０〜７まで最大８つのチ
ャネルから出力される割込要求3aを同時に受付け、割込
許可1bを与えることができる。さて、同時に８つの割込
要求3aを受付けたような場合にも、先に説明したように
レベル０の割込要求3aから先に割込後処理を行ない、最
後にレベル７の割込要求3aに対する割込後処理を行な
う。このように、割込要求3aを受付けた順に割込後処理
を行なうのでなく、割込要求3aのレベルに応じて割込後
処理を行なうので、優先順位の高い割込要求3aが長い時
間マスクされ、待たされるといった事態を回避すること
ができる。

さて、第９図に本発明に係るマルチプロセッサ方式の入
出力制御システムのブロック図を示す。

第９図に示した入出力制御システムは、第１図に示した
入出力制御システムと比べるとプロセッサ１が第１のプ
ロセッサ101、第２のプロセッサ102、第３のプロセッサ
103の複数から構成され、さらに、主記憶装置３には、
予め３組のPBが設けられている点が異なる。

第９図において、第１のプロセッサ101、第２のプロセ
ッサ102、第３のプロセッサ103は、個別にチャネル３に
向けて入出力命令1aを出力する。これによりチャネル３
は、それぞれのプロセッサに対応して主記憶装置３に設
けられたPB及びソフトウェアの実行する各命令に対応し
て設けられたIOCW、CCWを用いて入出力制御を実行す
る。

この場合、第１のプロセッサ101、第２のプロセッサ10
2、第３のプロセッサ103に対応するPB及び各命令に対応
したIOCW、CCWは、それぞれのプロセッサが実行するソ
フトウェアに用いられる論理アドレスを用いて主記憶装
置３の任意の領域に格納されている。このため、主記憶
装置２上で格納場所が重なることなく、さらに各プロセ
ッサは、ソフトウェア実行中に特別なアドレス変換を行
なうことなく容易にPBやIOCW、CCWを参照することがで
きる。

（発明の効果） 以上の構成の本発明の入出力制御方式は、主記憶装置２
にプロセッサ１の実行するソフトウェアで設定された論
理アドレスを用いて、入出力命令制御語（IOCW）、チャ
ネルコマンド語（CCW）、プロセッサブロック（PB）チ
ャネル状態語（CSW）の各制御語を任意の領域に格納す
るため、各制御語を参照する際に主記憶装置２の特定の
実アドレスを割り出すといった複雑な処理が必要ない。
IOCWを任意の領域に格納するため、従来のようにCCWを
読取るためのCAWを固定領域に格納する必要が無い。ま
た、入出力割込みに８つのレベルを設け、各々のCSWの
格納場所を設定できるため、割込許可1bを得る迄の待ち
時間を短縮することができる。即ち従来１つの割込要求
3aしか受付けられなかったが、本発明においては、入出
力のレベル毎に同時に受付けることができる。さらに、
マルチプロセッサの入出力制御方式の場合、プロセッサ
ブロック（PB）をプロセッサ毎に設定できるため、プレ
フィクス機構８（第３図）等の特別なハードウェアを用
意する必要が無い。

【図面の簡単な説明】

第１図は本発明に係る入出力制御システムの実施例を示
すブロック図、第２図は従来の入出力制御システムのブ
ロック図、第３図は従来のマルチプロセッサ方式の入出
力制御システムのブロック図、第４図は本発明に係る入
出力起動命令の構成図、第５図は本発明に係る入出力命
令制御語の構成図、第６図はチャネルコマンド語の構成
図、第７図はチャネル状態語の構成図、第８図は本発明
に係るプロセッサブロックの構成図、第９図は本発明に
係るマルチプロセッサ方式の入出力制御システムのブロ
ック図である。 １……プロセッサ、1a……入出力命令、1b……割込許
可、 ２……主記憶装置、３……チャネル、3a……割込要求 ４……入出力装置、CCW……チャネルコマンド語、 CSW……チャンネル状態語、IOCW……入出力命令制御
語、 PB……プロセッサブロック。

Claims (1)

【特許請求の範囲】
1. 【請求項１】論理アドレスを用いて主記憶装置のアクセ
   スを行なう仮想記憶方式の計算機システムの入出力制御
   方式において、 ソフトウェアから受ける入出力起動命令のオペランドに
   より示された前記主記憶装置上の任意の領域に格納さ
   れ、チャネルコマンド語を指定するチャネルコマンド語
   アドレスを含む入出力命令制御語を備え、 前記入出力起動命令の起動時、プロセッサは、前記入出
   力命令制御語の内容を含む入出力命令をチャネルに転送
   し、 前記チャネルは、前記入出力命令制御語中の前記チャネ
   ルコマンド語アドレスを用いて前記主記憶装置から前記
   チャネルコマンド語を取出して、このチャネルコマンド
   語に指定された入出力動作を実行し、 前記チャネルが前記プロセッサに対して出力する前記入
   出力動作終了に伴なう入出力割込みと、他の割込み原因
   の割込後処理を規定する割込み制御のためのプロセッサ
   ブロックを前記プロセッサに対応して用意し、 前記プロセッサブロックは、入出力割込み時の優先順位
   を規定する割込みレベルを複数備え、前記入出力割込み
   レベル毎にチャネル状態語の格納先アドレスを前記プロ
   セッサブロック内で指定でき、 前記プロセッサブロック自体も前記プロセッサに対応し
   て前記主記憶装置への格納アドレスをソフトウェアによ
   り任意に指定することができ、 前記入出力命令制御語と、前記チャネルコマンド語と、
   前記チャネル状態語と、前記プロセッサブロックとを前
   記ソフトウェアが論理アドレスを用いて前記主記憶装置
   の任意の位置に格納することができることを特徴とする
   入出力制御方式。