JPH0283747A - 処理装置のデバッグ機構 - Google Patents

処理装置のデバッグ機構

Info

Publication number
JPH0283747A
JPH0283747A JP63235061A JP23506188A JPH0283747A JP H0283747 A JPH0283747 A JP H0283747A JP 63235061 A JP63235061 A JP 63235061A JP 23506188 A JP23506188 A JP 23506188A JP H0283747 A JPH0283747 A JP H0283747A
Authority
JP
Japan
Prior art keywords
guest
mode
program
host
debugging
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP63235061A
Other languages
English (en)
Other versions
JP2624798B2 (ja
Inventor
Fujio Wakui
涌井 富士雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Computer Engineering Co Ltd
Original Assignee
Hitachi Ltd
Hitachi Computer Engineering Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Hitachi Computer Engineering Co Ltd filed Critical Hitachi Ltd
Priority to JP63235061A priority Critical patent/JP2624798B2/ja
Publication of JPH0283747A publication Critical patent/JPH0283747A/ja
Application granted granted Critical
Publication of JP2624798B2 publication Critical patent/JP2624798B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Debugging And Monitoring (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、処理装置のデバッグ機能に係り、特に仮想計
算機におけるプログラムデバッグに好適な、処理装置デ
パック機構に関する。
〔従来の技術〕
従来のプログラムデバッグ機構は、特開昭613251
号公報に記載のように、デバッグ機能の一つであるアド
レスコンペア機能に関し、プログラムカウンタの値が指
定アドレスを指定回数通った時にCPUを停止したりす
る様になっていた。
〔発明が解決しようとする課題〕
上記従来技術は仮想計算機環境のプログラムが実行され
る処理装置で、ホス1〜又はゲストプログラムのどちら
かを特定しプログラムデバッグを行う際に、指定アドレ
スを指定回数通過した時にCPUを停止させたい場合が
あるが、この点について配慮されたものではない。
本発明の目的は、仮想計算機環境のプログラムが実行さ
れる処理装置において、ホスト・ゲストの個々のプログ
ラムデバッグを可能にするものであり、更にゲストプロ
グラムについては、特定のゲストプログラムを指定可能
なプログラムデバッグ機能を提供する事にある。
〔課題を解決するための手段〕
上記目的は、プログラムデバッグ機能に、ホストプログ
ラム、ゲストプログラムをデハソグ対象として規定する
モー1へを設け、現在実行中のプロゲラ11がホス1〜
又はゲス1〜であるかを示すモードが、規定したデバッ
グ対象プロゲラ11である時にプロゲラ11テハッグ機
能を有効とする回路を設けることにより達成される。
また、複数ゲス1〜中の特定ゲストのプログラムデハッ
ク機能は、ケス1へプログラムをデパック対象どして規
定した時に、有効となるケスhプログラム識別因子を指
定するいくつかのモー1くを設け、更に識別因子の比較
データを保持する領域を確保し、ケスドブログラム実行
開始前に指定された識別因子が、既に保持されている比
較データと一致するか否かを判定し、一致した時に、−
数情報を保持するランチと、この−数情報をケス1−プ
ログラム終了時に、リセソトシ、この−数情報を前記プ
ログラムデバッグ機能を有効とする回路の一要素とする
ことにより達成される。
〔作用〕 仮想側算機環境のホス1〜.複数ゲストブロクラムの実
行に、1前記回路により、他プログラムの実行のいかん
に関らず、単一プログラム実行時と同様にプログラムデ
バッグ機能を用いる事ができる。
〔実施例〕
以下、本発明の一実施例を第1図、第2図及び第3図よ
rノ説明する。
第1図は、仮想計算機環境にお【づる基本的なホストプ
ログラムとケス1〜プロクラ11の処理の流れを示して
いる。第2図は、ホス1ヘブログラ11.ケス1〜プロ
グラム間での移行処理を行うu、 p実行制御部の動作
フローである9、第3図は、本発明のフロック図であり
、 ]、命令アドレスレジスタ、2.主り己憶装置、3、u
p実行制御部、 4、比較アドレス保持レジスタ、 5、デバッグ指示モード、 6、アドレスコンペアス1〜ノブモー1へ、7、ホスI
・デパック指示モード、 8、ケス]〜デバッグ指示モー1−5 9、ゲスト識別指示モード、 10、ゲスト比較識別データ保持レジスタ、月、ゲス)
−実行モード、 12、ゲスIへ識別一致モード、 13、命令アドレス比較−数構出回路、14、比較−数
構出回路、 15、CPUス1−ツブトリガ、 16、操作パネル、 である。
ゲス1−プログラムにおいて、命令アドレスコンペアス
1〜ノブを行うために、操作パネル16から比較アドレ
ス保持レジスタ4.デバッグ指示モード5.アドレスコ
ンペアスI−ツブモード6、ゲストデバッグ指示モード
8を設定する。CPUが動作状態になるとup実行制御
部3は、アドレスレジスタ1−にホストプログラムの命
令アドレスを設定し、主記憶装置2より読み出し実行す
る。up実行制御部はケス1へプログラム起動要求がホ
スl−プログラムで発生するまで、次の命令を読み出し
実行する処理を行う。比較−数構出回路14は、up実
行制御部へCPUス1〜ツブの割込トリガコ5を発生す
る回路であり 発生する条件は、 デバッグ指示モード5でありかつアドレスコンペアス1
ヘツプモード6でありかつ実行する命令のアドレスレジ
スタ1の値と比較71〜レスレジスタ4の内容が一致し
、更に次の4つの条件の少なくとも1つの条件が成立す
る時に発生する回路である。
動作条件 1、ホストデバッグモードでなく、ゲス1−デバッグモ
ードでない、 2、ホストデバッグモードでゲス1へ実行モードでない
、 3、ゲストバッグモードでゲスト実行モードかっ、ゲス
ト識別モードでない 1、ゲス1へバッグモードでゲスト実行モードかっ、ゲ
スト識別モードかつゲスト識別一致モードである。
ホストプログラムでゲス1−プログラム起動要求が発生
するとu、 p実行制御部は、第2図で示される処理を
行う。up実行制御部はゲスト識別モード12を判断し
、ゲスト識別モード]2でなげれは、ゲスl−実行モー
ト11を設定し、命令アドレスレジスタ1にゲスト命令
のアドレスを設定し、命令順次実行する。ゲス1〜プロ
グラム実行中、比較−数枚出回路14は条件3を満たし
ているため、比較アドレス保持レジスタ4と一致するア
ドレスの命令を実行するとき、up実行制御部へのCP
Uス1ヘツプ1−リガ15が発生し、停止状態となる。
一致するアドレスの命令を実行する前に、ゲスI・プロ
グラムでホス1〜プログラムへの移行要求が発生すると
、up実行制御部はゲスト実行モード11をリセッ1〜
し、命令アドレスレジスタ1にホスト命令アドレスを設
定し、ホストプログラムを実行する。ゲス1−実行モー
ド11をリセットしたため、比較−数枚出回路14は動
作条件1〜4を満たさないため、ホストプログラム実行
中にup実行制御部へのCPUストップトリガ15を発
生することはない。以上により、ゲストプログラムのデ
バッグを可能とする。
同様にホストプログラムについては、ホストデバッグモ
ードを操作パネル16より設定する事により可能となる
次に、複数ゲス1〜プログラムが実行される仮想計算機
環境での特定ゲストプログラムのデパックについて、説
明する。
前述の操作パネルからの設定の他に、該仮想計算機上で
実行される複数のゲス1〜プログラム中から特定のゲス
トプログラムだけをデバッグするために各ゲストプログ
ラムに固有の情報を識別する事を指示するゲス1へ識別
指示モード9.ゲスト識別指示モードであらかしめ指定
されたゲストプログラムの固有の情報と比較するための
ゲスト比較識別データ保持レジスタ10を設定する。ホ
ストプログラムからゲストプログラムへの移行処理中で
、up実行制御部はゲスト識別指示モードであれば、ゲ
スト識別指示モードであらかじめ指定された識別因子に
ついて、移行しようとするゲストプログラムの識別デー
タと比較識別データ保持レジスタ1oの内容を比較し、
一致しなければ、ゲスト実行モード11を設定し、命令
アドレスレジスタ1にゲスト命令アドレスを設定し、主
記憶2より命令を読み出し、順次命令を実行する。一致
していれは、ゲスト識別一致モード12を設定し、ゲス
ト実行モード11を設定し、同様に順次命令を実行する
ゲスト識別一致モード12で、比較アドレス保持レジス
タ4の内容と同じ命令アドレスの命令を実行せず、ゲス
トプログラムでホストプログラムへの移行要求が発生す
ると、up実行制御部はゲスト識別一致モード12をリ
セットし、ゲスト実行モード11をリセットした後ホス
トプログラムを実行する。ホストプログラムでゲストプ
ログラム移行の要求が発生すると、同様の処理が行われ
る。ゲスト識別子−ド12で比較アドレス保持レジスタ
の内容と同じ命令アドレスの命令を実行すると、動作条
件4が成立し、up実行制御部へCPUストップトリガ
15が発生し、CPUは停止する。この様にして、特定
のゲストプログラムについて、デバッグを行う事が可能
となった。
〔発明の効果〕
本発明によれば、仮想計算機環境で実行されるプログラ
ムのデバッグにおいて、ホスト、ゲストプログラムの個
別デバッグ、更に特定ゲストプログラムのデバッグを可
能とし、プログラム相互の関係を配慮する必要がなくな
り、デバッグ効率を向上させる。
【図面の簡単な説明】
第1図は本発明の仮想計算機上のプログラムの流れを示
す説明図、第2図は本発明の一実施例の処理フロー図、
第3図は本発明の一実施例の説明図である。 4・・・比較アドレス保持レジスタ、 5・・・デバッグ指示モード、 6・・・アドレスコンペアストップモード、11・・・
ゲスト実行モード、 13・・・命令アドレス比較−数枚出回路、14・・比
較−数枚出回路。 第 閃

Claims (1)

    【特許請求の範囲】
  1. 1、アドレスコンペア機能等のプログラムデバッグに用
    いられる機能を、仮想計算機環境のプログラムが実行さ
    れる処理装置において、実行されるプログラムがホスト
    であるかゲストであるかを示す手段と、プログラムデバ
    ッグ機能が対象とするプログラムがホスト又はゲストか
    を設定する手段と、両者の一致を検出する手段と、検出
    した時にプログラムデバッグ機能が動作する事を特徴と
    する処理装置のデバッグ機構。
JP63235061A 1988-09-21 1988-09-21 処理装置のデバッグ機構 Expired - Fee Related JP2624798B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63235061A JP2624798B2 (ja) 1988-09-21 1988-09-21 処理装置のデバッグ機構

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63235061A JP2624798B2 (ja) 1988-09-21 1988-09-21 処理装置のデバッグ機構

Publications (2)

Publication Number Publication Date
JPH0283747A true JPH0283747A (ja) 1990-03-23
JP2624798B2 JP2624798B2 (ja) 1997-06-25

Family

ID=16980498

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63235061A Expired - Fee Related JP2624798B2 (ja) 1988-09-21 1988-09-21 処理装置のデバッグ機構

Country Status (1)

Country Link
JP (1) JP2624798B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05241897A (ja) * 1992-02-12 1993-09-21 Nec Corp 情報処理装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62114042A (ja) * 1985-11-13 1987-05-25 Fujitsu Ltd プログラム事象記録制御方式

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62114042A (ja) * 1985-11-13 1987-05-25 Fujitsu Ltd プログラム事象記録制御方式

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05241897A (ja) * 1992-02-12 1993-09-21 Nec Corp 情報処理装置

Also Published As

Publication number Publication date
JP2624798B2 (ja) 1997-06-25

Similar Documents

Publication Publication Date Title
JP2651916B2 (ja) インサーキット・エミュレータ
JPS63279328A (ja) 仮想計算機システムのゲスト実行制御方式
JPH0283747A (ja) 処理装置のデバッグ機構
JPH0668725B2 (ja) データ処理システムにおける割込条件に応答する装置及び非同期割込条件に応答する方法
JPH0754470B2 (ja) 仮想計算機システムの制御方法
JPS6120900B2 (ja)
JP2903526B2 (ja) パルス発生装置
JPS59114637A (ja) デ−タ処理装置
JPH0433130A (ja) マルチチップ構成方法
JPS62156738A (ja) プログラム制御装置
JPS59183443A (ja) デバツグ装置
JPH0440532A (ja) リアルタイム処理装置
JPH0638238B2 (ja) 仮想計算機システム
KR920003909B1 (ko) 디버깅지원회로
JP2575025B2 (ja) インサ−キット・エミュレ−タ
JPS6349941A (ja) 演算処理装置
JPH02127731A (ja) 演算レジスタのバイパスチェック方式
JPS61233838A (ja) 情報処理装置
JPS62298842A (ja) トレ−ス回路
JPS58168172A (ja) マルチプロセツサデバツグ装置
JPH0772874B2 (ja) 割込み受取り装置
JPS6349946A (ja) 演算処理装置
JPH0375832A (ja) 仮想計算機制御方式
JPS58165148A (ja) 命令ストツプ回路
JPH0553831A (ja) 割込み機能付コンピユータ装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees