JPS62114042A - プログラム事象記録制御方式 - Google Patents
プログラム事象記録制御方式Info
- Publication number
- JPS62114042A JPS62114042A JP60254028A JP25402885A JPS62114042A JP S62114042 A JPS62114042 A JP S62114042A JP 60254028 A JP60254028 A JP 60254028A JP 25402885 A JP25402885 A JP 25402885A JP S62114042 A JPS62114042 A JP S62114042A
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- Japan
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
仮想計算機の１１コグラム事象記録の制御方式である。
仮想計算機で、主記憶用新事象検出の指定をしている場
合に、モニタプログラムの処理中で該検出の指定領域を
更新したごとを検出する必要があるので、仮想計算機領
域へのアクセスに使用するアドレスレジスタをタグレジ
スタのタグビットで指定しておき、モニタプ１：１グラ
ム実行でそのレジスタを使用する主記憶装置アクセスが
指定の領域に対して行われた場合に、プログラム事象記
録のための割り出しを発生する。以上により、モニタプ
ログラムにおける、事象検出のためのオーバヘッドを減
少することができる。
合に、モニタプログラムの処理中で該検出の指定領域を
更新したごとを検出する必要があるので、仮想計算機領
域へのアクセスに使用するアドレスレジスタをタグレジ
スタのタグビットで指定しておき、モニタプ１：１グラ
ム実行でそのレジスタを使用する主記憶装置アクセスが
指定の領域に対して行われた場合に、プログラム事象記
録のための割り出しを発生する。以上により、モニタプ
ログラムにおける、事象検出のためのオーバヘッドを減
少することができる。
本発明は、計算機における、仮想計算機のプログラム事
象記録を制御する方式に関する。
象記録を制御する方式に関する。
計算機において、別の１以−１−の仮想的な計算機シス
テム、いわゆる仮想ｉ１舊機を制御する方式はよく知ら
れている。
テム、いわゆる仮想ｉ１舊機を制御する方式はよく知ら
れている。
その場合に各仮想計算機は、実計算機の仮想計算機制御
用のモニタプログラム（以下において、ＶＭモニタとい
う）の制御下にあり、ＶＭモニタによって制御を渡され
た仮想計算機が、実計算機の中央処理装置で実行される
。
用のモニタプログラム（以下において、ＶＭモニタとい
う）の制御下にあり、ＶＭモニタによって制御を渡され
た仮想計算機が、実計算機の中央処理装置で実行される
。
仮想計算機では、その仮想システムのオペレーティング
システムが、仮想計算機のシステム管理を実行するが、
その制御の結果が、他の仮想計算機に影響する可能性が
あるようなものについては、ＶＭモニタが介入する等に
よって、実計算機システム全体の保全性を維持する必要
がある。
システムが、仮想計算機のシステム管理を実行するが、
その制御の結果が、他の仮想計算機に影響する可能性が
あるようなものについては、ＶＭモニタが介入する等に
よって、実計算機システム全体の保全性を維持する必要
がある。
しかし、このような介入は一般に、制御オーバヘッドを
増加して、仮想計算機の性能を低下させる要因になり易
い。
増加して、仮想計算機の性能を低下させる要因になり易
い。
〔従来の技術と発明が解決しようとする問題点〕第２図
は、計算機システムの一構成例を示すブロック図である
。
は、計算機システムの一構成例を示すブロック図である
。
中央処理装置１は主記憶装置２上のＶＭモニタ３のプロ
グラムを実行して、仮想計算機ごとに割り当てた仮想計
算Ｊａ ｉｌＴ域４にあるプログラムに制御を渡すこと
により、仮想計算機を稼動する。
グラムを実行して、仮想計算機ごとに割り当てた仮想計
算Ｊａ ｉｌＴ域４にあるプログラムに制御を渡すこと
により、仮想計算機を稼動する。
公知のように、プログラム事象記録（以下においてＰＥ
Ｒという）はプログラム事象記録等のために、所要のプ
ログラム実行中の主記憶装置２の所要配位領域の状態等
を記録することを１」的とする機能であり、そのために
指定の事象の発生を検出して、いわゆるＩ） Ｅ Ｒ割
込の割込要求信号を発生する機構が設けられている。
Ｒという）はプログラム事象記録等のために、所要のプ
ログラム実行中の主記憶装置２の所要配位領域の状態等
を記録することを１」的とする機能であり、そのために
指定の事象の発生を検出して、いわゆるＩ） Ｅ Ｒ割
込の割込要求信号を発生する機構が設けられている。
中央処理装置１には、］）１輔ぜのための指定情報とし
て、プログラム状ｆｌ＝、：、ｉ （以−ドにおいてＰ
ＳＷという）５及び制御レジスタ（ｉ、７．８を有し、
ＰＳＷＳ中の所定のＩ）Ｅ Ｒ制御ピッ目２がオンの場
合に、制御レジスタ６等によるＰＥＩ’？の詳細指定が
有効になって、その指定に従う事象の監視が実行される
。
て、プログラム状ｆｌ＝、：、ｉ （以−ドにおいてＰ
ＳＷという）５及び制御レジスタ（ｉ、７．８を有し、
ＰＳＷＳ中の所定のＩ）Ｅ Ｒ制御ピッ目２がオンの場
合に、制御レジスタ６等によるＰＥＩ’？の詳細指定が
有効になって、その指定に従う事象の監視が実行される
。
その場合において、制御レジスタ６の所定の指定ビット
９がオンであれば、主記憶装置２の所要領域を更新する
事象を検出する、いわゆる主記憶更新事象の指定とされ
る。この指定のあるとき、監視すべき主記憶装置の記憶
領域は、例えば制御レジスタ７に設定された開始アドレ
スと制御レジスタ８の終了アドレスとで指定される。
９がオンであれば、主記憶装置２の所要領域を更新する
事象を検出する、いわゆる主記憶更新事象の指定とされ
る。この指定のあるとき、監視すべき主記憶装置の記憶
領域は、例えば制御レジスタ７に設定された開始アドレ
スと制御レジスタ８の終了アドレスとで指定される。
公知のように、命令の実行により主記憶装置２にアクセ
スする場合の記憶アドレスは、命令レジスタ１８に保持
する命令のオペランドのアドレスレジスタ指定部１９と
変位部２０により指定される。
スする場合の記憶アドレスは、命令レジスタ１８に保持
する命令のオペランドのアドレスレジスタ指定部１９と
変位部２０により指定される。
即ち、アドレスレジスタ指定部１９で指定される汎用レ
ジスタ群１４のルジスタの内容に、変位部２０の変位値
、及び要すれば別に指定されるインデクス値等をアドレ
ス加算器２１で加えて、アドレス線１３に得られる記憶
アドレスがアクセスに使用される。
ジスタ群１４のルジスタの内容に、変位部２０の変位値
、及び要すれば別に指定されるインデクス値等をアドレ
ス加算器２１で加えて、アドレス線１３に得られる記憶
アドレスがアクセスに使用される。
指定の事象検出のためにＰＥＲ制御部１０は、この主記
憶アクセスのための記憶アドレスをアドレス線１３によ
って監視し、制御線１１により主記憶更新事象が指定さ
れている場合に、該アドレスが制御レジスタ７と制御レ
ジスタ８で指定されるアドレス範囲にあり、且つ書込み
アクセスであれば、ＰＥＲ割込のための信号を発生ずる
。
憶アクセスのための記憶アドレスをアドレス線１３によ
って監視し、制御線１１により主記憶更新事象が指定さ
れている場合に、該アドレスが制御レジスタ７と制御レ
ジスタ８で指定されるアドレス範囲にあり、且つ書込み
アクセスであれば、ＰＥＲ割込のための信号を発生ずる
。
該割込によって起動される管理プログラムの適当なルー
チンが、更新された記憶領域についての情報を例えば主
記憶袋：η２−１−の所定の記録域に記憶する処理を行
う。
チンが、更新された記憶領域についての情報を例えば主
記憶袋：η２−１−の所定の記録域に記憶する処理を行
う。
仮想計算機において、前記Ｐ１７．Ｒ５能を使用し、汎
用レジスタの更新を監視する場合にも、中央処理装置１
の前記機構を使用して指定することにより、通常は前記
と同様に指定レジスタの更新を検出して、割込を発生ず
ることができ、その場合に管理プログラムは、仮想計１
γ機領域４の所定領域に記録を行うことにより、仮想計
算機のためのＰＥＲを実行できる。
用レジスタの更新を監視する場合にも、中央処理装置１
の前記機構を使用して指定することにより、通常は前記
と同様に指定レジスタの更新を検出して、割込を発生ず
ることができ、その場合に管理プログラムは、仮想計１
γ機領域４の所定領域に記録を行うことにより、仮想計
算機のためのＰＥＲを実行できる。
前記のように、所要の処理については、ＶＭモニタ３が
介入してシミュレートする必要があり、公知のようにＶ
Ｍモニタへの制御の移行においてＶＭラッチ２２がセン
トされることにより、ＰＳＷ５及び公知の汎用レジスタ
ｒＩＹ１４等に代わって、７Ｍモニタ用のＰＳＷ１５及
び汎用レジスタ群１６等が有効化される。
介入してシミュレートする必要があり、公知のようにＶ
Ｍモニタへの制御の移行においてＶＭラッチ２２がセン
トされることにより、ＰＳＷ５及び公知の汎用レジスタ
ｒＩＹ１４等に代わって、７Ｍモニタ用のＰＳＷ１５及
び汎用レジスタ群１６等が有効化される。
この場合、仮想計算機の指定するＰＥＲが動作すると、
７Ｍモニタ３の制御にとっては一般に支障があるので、
通常はＰＳＷ１５のＰＥＲ制御ビット１７をオフにして
動作する。
７Ｍモニタ３の制御にとっては一般に支障があるので、
通常はＰＳＷ１５のＰＥＲ制御ビット１７をオフにして
動作する。
従って、制御レジスタ６を含む各種制御レジスタの内容
による制御は抑止され、７Ｍモニタ３の実行によって仮
想計算機のＰＥＨにおいて指定した記憶領域を更新して
も、一般にＰＥＲ割込を発生ずることにはならない。
による制御は抑止され、７Ｍモニタ３の実行によって仮
想計算機のＰＥＨにおいて指定した記憶領域を更新して
も、一般にＰＥＲ割込を発生ずることにはならない。
このために、７Ｍモニタ３が主記憶装置２の仮想計算機
領域４を更新する場合には、例えば仮想計算機のＰＥＲ
指定情報を識別することによって、前記ＰＥＲ割込にい
たる制御機能もシミュレートする必要があり、このオー
バヘッドが仮想計算機制御の効率を低下させる一因であ
った。
領域４を更新する場合には、例えば仮想計算機のＰＥＲ
指定情報を識別することによって、前記ＰＥＲ割込にい
たる制御機能もシミュレートする必要があり、このオー
バヘッドが仮想計算機制御の効率を低下させる一因であ
った。
第１図は、本発明の構成を示すブロック図である。
図において、３０はタグレジスタ、３１はアクセス検出
部である。
部である。
タグレジスタ３０ば、各汎用レジスタに対応するタグビ
ットを有し、ＶＭ干二タ３によって予め所要のビットが
セットされ−Ｃいる。
ットを有し、ＶＭ干二タ３によって予め所要のビットが
セットされ−Ｃいる。
アクセス検出部３１は、タグレジスタ３０で指定されて
いる汎用レジスタが、命令のアドレスレジスタ指定部１
９で指定されることを検出し、それが７Ｍモニタ３のア
クセスであって、仮想剖算機のＰＳＷ５等によりＩ）
Ｅ Ｒの主起１．α更新事象検出指定がある場合に、Ｉ
） ＥＲ制御部Ｈ１に対する制御線１１により通知する
。
いる汎用レジスタが、命令のアドレスレジスタ指定部１
９で指定されることを検出し、それが７Ｍモニタ３のア
クセスであって、仮想剖算機のＰＳＷ５等によりＩ）
Ｅ Ｒの主起１．α更新事象検出指定がある場合に、Ｉ
） ＥＲ制御部Ｈ１に対する制御線１１により通知する
。
ＰＥＲ制御部１０ば制御線１１の信号により、従来のよ
うに主記憶アクセスの記憶アドレスが指定の範囲にある
か識別し、指定のアドレスであって、書込みアドレスで
あればＰ Ｔ？、Ｉ？割込の要求信号を発生する。
うに主記憶アクセスの記憶アドレスが指定の範囲にある
か識別し、指定のアドレスであって、書込みアドレスで
あればＰ Ｔ？、Ｉ？割込の要求信号を発生する。
以上により、７Ｍモニタ３の実行中における、仮想計算
機が指定しているＰ １． Ｒを処理するためのオーバ
ヘッドが削減される。
機が指定しているＰ １． Ｒを処理するためのオーバ
ヘッドが削減される。
第１図において、中央処理装置１のＰＳＷ５．１５、制
御レジスタ６．７．８、ＰＥＲ′＠御部１０環部１０下
に述べる他は従来と同様に動作するものとする。
御レジスタ６．７．８、ＰＥＲ′＠御部１０環部１０下
に述べる他は従来と同様に動作するものとする。
タグレジスタ３０は、各汎用レジスタに対応する例えば
１６個のタグビットを保持し、７Ｍモニタ３は、その処
理中に仮想計算機領域にアクセスするための記憶アドレ
スを保持する汎用レジスタ （ＶＭモニタ用の汎用レジ
スタ）に対応するタグビットを、予めオンにセットして
おく。
１６個のタグビットを保持し、７Ｍモニタ３は、その処
理中に仮想計算機領域にアクセスするための記憶アドレ
スを保持する汎用レジスタ （ＶＭモニタ用の汎用レジ
スタ）に対応するタグビットを、予めオンにセットして
おく。
アクセス検出部３１では、タグレジスタ３０のタグビッ
トを、例えば命令のアドレスレジスタ指定部１９の制御
によって選択器３３により選択することにより、タグレ
ジスタ３０で指定されている汎用レジスタの１つが、命
令のアドレスレジスタ指定部１９で指定されることを検
出する。
トを、例えば命令のアドレスレジスタ指定部１９の制御
によって選択器３３により選択することにより、タグレ
ジスタ３０で指定されている汎用レジスタの１つが、命
令のアドレスレジスタ指定部１９で指定されることを検
出する。
更に、選択器３３の出力と、仮想計算機のｐｓｗ５のＰ
ＥＲ制御ビット１２、制御レジスタ６の指定ビット９、
及びＶＭクラッチ２との論理積により、そのアクセスが
７Ｍモニタ３のアクセスであって、仮想計算機でＰＥＲ
の主記憶更新事象検出指定があることを識別してＰＥＲ
制御部ｌＯに対する制御線１１により通知する。
ＥＲ制御ビット１２、制御レジスタ６の指定ビット９、
及びＶＭクラッチ２との論理積により、そのアクセスが
７Ｍモニタ３のアクセスであって、仮想計算機でＰＥＲ
の主記憶更新事象検出指定があることを識別してＰＥＲ
制御部ｌＯに対する制御線１１により通知する。
ＰＥＲ制御部１０は制６１線Ｉ＋の信号により、従来の
ように主記憶アクセスの記憶アドレスが指定の範囲にあ
るか識別し、指定のアドレスであって、書込みアドレス
であればｌ） ＥＲ割込の要求信号を発生ずる。
ように主記憶アクセスの記憶アドレスが指定の範囲にあ
るか識別し、指定のアドレスであって、書込みアドレス
であればｌ） ＥＲ割込の要求信号を発生ずる。
以上により、ＶＭモニタ；（の実行中において、仮想計
算機領域にアクセスする場合に、仮想計算機のＰＥＲを
シミュレ−１・する処理が不要になり、制御の効率を改
善することができる。
算機領域にアクセスする場合に、仮想計算機のＰＥＲを
シミュレ−１・する処理が不要になり、制御の効率を改
善することができる。
以上の説明から明らかなように、仮想計算機を稼動する
計算機システＪ１において、ＰＥＲ割込のシミュレーシ
ョンのためのＶＭモニタ制御が削減され、仮想計算機制
御のオーハヘソドを減少することができるので、仮想計
算機の性能を向上するという著しい工業的効果がある。
計算機システＪ１において、ＰＥＲ割込のシミュレーシ
ョンのためのＶＭモニタ制御が削減され、仮想計算機制
御のオーハヘソドを減少することができるので、仮想計
算機の性能を向上するという著しい工業的効果がある。
第１図は本発明の実施例構成ブロック図、第２図は従来
の一構成例ブロック図である。 図において、 １は処理装置 ２は主記憶装置、３はＶＭモニ
タ、 ４は仮想計算機領域、５．１５はｐｓｗ。 ６．７．８は市ＩＩ？卸レジスタ、 ９は指定ビット、 １０はＰＥＲ制御部、１２．１
７はＰＥＲ制御ビット、 １４．１６は汎用レジスタ群、 １９はアドレスレジスタ指定部、 ２０は変位部、 ２１はアドレス加算器、２２
はＶＭラッチ、 ３０はタグレジスタ、３１はアク
セス検出部、 ３３は選択器を示す。
の一構成例ブロック図である。 図において、 １は処理装置 ２は主記憶装置、３はＶＭモニ
タ、 ４は仮想計算機領域、５．１５はｐｓｗ。 ６．７．８は市ＩＩ？卸レジスタ、 ９は指定ビット、 １０はＰＥＲ制御部、１２．１
７はＰＥＲ制御ビット、 １４．１６は汎用レジスタ群、 １９はアドレスレジスタ指定部、 ２０は変位部、 ２１はアドレス加算器、２２
はＶＭラッチ、 ３０はタグレジスタ、３１はアク
セス検出部、 ３３は選択器を示す。
Claims (1)
- 【特許請求の範囲】 主記憶装置アクセスに使用する記憶アドレスを保持する
アドレスレジスタを有し、仮想計算機及び該仮想計算機
を制御するモニタプログラムを実行する計算機において
、 該アドレスレジスタ（１６）を個別に指定するタグビッ
トを保持するタグレジスタ（３０）、及び、実行する命
令のオペランドアドレスにより、該タグビットで指定さ
れるアドレスレジスタが指定されたことを検出する手段
（３１）を設け、該検出手段（３１）の出力信号により
、所定の主記憶装置アクセス事象の検出を制御するよう
に構成されていることを特徴とするプログラム事象記録
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60254028A JPS62114042A (ja) | 1985-11-13 | 1985-11-13 | プログラム事象記録制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60254028A JPS62114042A (ja) | 1985-11-13 | 1985-11-13 | プログラム事象記録制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62114042A true JPS62114042A (ja) | 1987-05-25 |
| JPH0438011B2 JPH0438011B2 (ja) | 1992-06-23 |
Family
ID=17259232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60254028A Granted JPS62114042A (ja) | 1985-11-13 | 1985-11-13 | プログラム事象記録制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62114042A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0219937A (ja) * | 1988-07-08 | 1990-01-23 | Hitachi Ltd | 電子計算機システム |
| JPH0283747A (ja) * | 1988-09-21 | 1990-03-23 | Hitachi Ltd | 処理装置のデバッグ機構 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59123933A (ja) * | 1982-12-29 | 1984-07-17 | Fujitsu Ltd | アドレス比較方式 |
-
1985
- 1985-11-13 JP JP60254028A patent/JPS62114042A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59123933A (ja) * | 1982-12-29 | 1984-07-17 | Fujitsu Ltd | アドレス比較方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0219937A (ja) * | 1988-07-08 | 1990-01-23 | Hitachi Ltd | 電子計算機システム |
| JPH0283747A (ja) * | 1988-09-21 | 1990-03-23 | Hitachi Ltd | 処理装置のデバッグ機構 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0438011B2 (ja) | 1992-06-23 |
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