JPS62298842A - トレ−ス回路 - Google Patents

トレ−ス回路

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Publication number
JPS62298842A
JPS62298842A JP61143263A JP14326386A JPS62298842A JP S62298842 A JPS62298842 A JP S62298842A JP 61143263 A JP61143263 A JP 61143263A JP 14326386 A JP14326386 A JP 14326386A JP S62298842 A JPS62298842 A JP S62298842A
Authority
JP
Japan
Prior art keywords
instruction
address
cpu
output
flag
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61143263A
Other languages
English (en)
Inventor
Masaya Miyazaki
雅也 宮崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP61143263A priority Critical patent/JPS62298842A/ja
Publication of JPS62298842A publication Critical patent/JPS62298842A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、マイクロコンピュータのデバッグ装置のトレ
ース回路に関するものである。
従来の技術 近年のマイクロコンピュータのデバッグ装置は、例えば
、jYHP64000ロジック開発システム68000
 エミュレータ操作ガイドJ、(1985゜3.11)
、横筒ヒユーレット・パラカード(株)。
P51〜P56に示されているように、プログラム中の
任意のアドレスの命令がフェッチされた時点をトリガポ
イントとしてマイクロコンピュータの出力をトレースす
るという機能を備えている。
第2図は従来の命令トレース回路のブロック図であり、
1はトリガ・アドレスを格納するレジスタ、2はレジス
タ1に格納されたアドレスとCPU7が出力するアドレ
ス71を比較する比較器、8はトレース制御回路、9は
トレースメモリ、10はトリガ条件成立フラグである0 以上のように構成された従来の命令トレース回路におい
ては、CPU7が出力したアドレス了1と予めレジスタ
1にセットされたトリガ・アドレスが一致したとき、比
較器2はアドレス一致信号21を出力し、トリガ条件成
立フラグ1oをセットする0トリガ条件成立フラグ10
がセットされた時点でトレース制御回路8はトレースを
開始し、CPU7が出力する同期信号74に同期してC
PU7が出力するアドレス71、データ72、ステータ
ス信号73をトレースメモリ9に書き込み、予め設定さ
れた条件が成立した時点(例えばトレースメモリが一杯
に成ったとき)でトレースを終了する。
発明が解決しようとする問題点 上記のような構成の従来のトレース回路では、CPU7
から出力されたアドレス71が予め設定されたトリガ・
アドレスに一致した時点でトレースが開始され、るoし
かしながら近年のマイクロコンピュータでは、例えば、
森下巖「マイクロコンピュータのハードウェア」、(昭
59.11.9)。
P21に示されているように、命令実行を高速化するた
めに、パスにアイドル期間があるときは自動的に命令を
先読みして命令キューに貯蔵しておくという手法が用い
られており、命令のフェッチと実行の間に時間的ずれが
あり、命令のアドレスが出力された時点では未だその命
令は実行されていない。したがって、トリガ・アドレス
を分岐命令の直後に設定した場合、その命令は実行され
ないにもかかわらずトレースを開始してしまい、ユーザ
がトレースしたいと望んでいる事象以外をトレースして
しまうという欠点があった。
本発明は、かかる点に鑑み、命令が実行された時点をト
リガポイントとしてトレースを行なうことのできるトレ
ース回路を提供することを目的とする。
問題点を解決するための手段 るアドレスを比較する比較器と、CPUの命令フェッチ
回数をカウントするカウンタと、前記比較器の出力によ
ってセットされ、前記カウンタの値によってリセットさ
れる第一のフラグと、前記比較器の出力と前記第一のフ
ラグの値によってセットされる第二のフラグと、自分自
身に分岐する命6 ヘー゛ 令を格納する第二のレジスタと、前記比較器の出力と前
記第一のフラグの値によって前記第二のレジスタと命令
メモリいずれか一方を選択してその出力をCPUに送出
する選択回路を備えたトレース回路である。
作  用 本発明は前記した構成により、CPUの出力するアドレ
スと第一のレジスタにセットされたトリガ・アドレスが
一致したとき、まず本来の命令のかわりに自分自身に分
岐する命令(以後自己分岐命令と略記する)をCPUに
読み込ませ、その自己分岐命令が実行されることによっ
て、再びトリガ・アドレスに一致するアドレスがCPU
から出力された時点でトリガ条件成立を示す第二のフラ
グをセットすることによって命令が実行された時点をト
リガポイントとしてトレースを行なうことのできるもの
である。
実施例 第1図は本発明のトレース回路の一実施例のブロック図
である。第1図に於いて、1はトリガ・アドレスを格納
する第一のレジスタ、2は第一のレジスタ1に格納され
たアドレスとCPU7が出力するアドレス71を比較す
る比較器、3はCPU7の命令フェッチ回数をカウント
し、その値がCPU7の内蔵する命令キューの容量に等
しく成ったとき命令不実行信号31を出力し、第一の7
ラグ4が′0”であり、比較器2がアドレス一致信号2
1を出力したときクリアされるカウンタ、4は比較器2
の出力するアドレス一致信号21によってセットされ、
カウンタ3の出力する命令不実行信号31によってリセ
ットされる第一のフラグ、10は第一のフラグ4の値が
“1′″であシ、アドレス一致信号21が出力されたと
きセットされる第二のフラグ、5は自分自身に分岐する
命令を格納する第二のレジスタ、6は第一のフラグ4の
値が“0”であり、アドレス一致信号21が出力された
とき第二のレジスタ5を選択し、それ以外のときは命令
メモリ11を選択してその出力をCPU7に送出する選
択回路、8はトレース制御回路、9はトレースメモリで
ある〇 以上のように構成された本実施例のトレース回路につい
て、以下にその動作について説明する。
尚本実施例が対象としているマイクロコンピュータは、
1回のフェッチで2バイトの命令を読み込み、4バイト
の命令キューを内蔵している。
まず初期状態では、第一のフラグ4と第二のフラグ1o
は共に@ o Mである。この状態でプログラムの実行
を開始し、CPU7がトリガ・ポイントとして指定した
命令をフェッチしようとすると、CPU7がその命令の
アドレス、すなわちトリガ・アドレスを出力した時点で
アドレス一致信号21が出力される。今第−のフラグ4
の値は“0”であるから、カウンタ3はクリアされ、選
択回路6は第二のレジスタ5を選択して第二のレジスタ
5に格納されていた自己分岐命令がCPU7に読み込ま
れ、最後に第一のフラグ4がセットされ1”になる。
ここで第一の場合としてトリガ・ポイントとして指定し
た命令が実行される場合の動作を説明する。この場合命
令メモリ11に格納されている本来の命令の代わりに自
己分岐命令はその命令が格納されているアドレスに分岐
する命令であるから、CPU7は再びトリガ・ポイント
として指定した命令をフェッチして実行しようとし、C
PU7がその命令のアドレスを出力した時点でアドレス
一致信号21が出力される。今第−のフラグ4の値は“
1″であるから、第二のフラグ10がセットされてトレ
ースが開始され、選択回路6は命令メモリ11を選択し
て本来の命令がCPU7に読み込まれて実行される。
次に第二の場合として、トリガ・ポイントとして指定し
た命令以前に分岐命令が存在し、指定した命令が実行さ
れ々い場合の動作を説明する。本実施例が対象としてい
るマイクロコンピュータでは、2回の命令フェッチで命
令キューは一杯になる。従って、トリガ・ポイントとし
て指定した命令をフェッチした後、3回の命令フェッチ
を行なう間に指定した命令が再びフェッチされなかった
時は、その命令は実行されなかったと判断してよい。す
なわち、カウンタ3はCPU7の出力するステータス信
号73が命令フェッチを示すときカウントアツプし、そ
の値が3に々った時点で命令不実行信号31を出力して
第一のフラグ4をリセットして初期状態と同じ状態にな
り、再びトリガ・アドレスが出力されるのを待つ。
以上のように、本実施例によれば、トリガ・ポイントと
して指定した命令が実行されたときのみトレースが開始
される。
発明の詳細 な説明したように、本発明によれば、指定したアドレス
の命令が実行される時点をトリガーポイントとしてトレ
ースを行なうトレース回路を提供することができ、実用
上ひじょうに有益なものである。
【図面の簡単な説明】
第1図は本発明における一実施例のトレース回路のブロ
ック図、第2図は従来のトレース回路のブロック図であ
る。 1・・・・・・第一のレジスタ、2・・・・・・比較器
、3・・・・・・カウンタ、4・・・・・・第一のフラ
グ、6・・・・・・第二のしo  − ジスタ、6・・・・・・選択回路、7・・・・・・CP
U、8・・・・・・トレース制御回路、9・・・・・・
トレースメモリ、1o・・・・・・第二のフラグ。

Claims (1)

    【特許請求の範囲】
  1. トリガ・アドレスを格納する第一のレジスタと、前記第
    一のレジスタに格納されたアドレスとCPUが出力する
    アドレスを比較する比較器と、CPUの命令フェッチ回
    数をカウントするカウンタと、前記比較器の出力によっ
    てセットされ、前記カウンタの値によってリセットされ
    る第一のフラグと、前記比較器の出力と前記第一のフラ
    グの値によってセットされる第二のフラグと、自分自身
    に分岐する命令を格納する第二のレジスタと、前記比較
    器の出力と前記第一のフラグの値によって前記第二のレ
    ジスタと命令メモリいずれか一方を選択してその出力を
    CPUに送出する選択回路を備えたトレース回路。
JP61143263A 1986-06-19 1986-06-19 トレ−ス回路 Pending JPS62298842A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61143263A JPS62298842A (ja) 1986-06-19 1986-06-19 トレ−ス回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61143263A JPS62298842A (ja) 1986-06-19 1986-06-19 トレ−ス回路

Publications (1)

Publication Number Publication Date
JPS62298842A true JPS62298842A (ja) 1987-12-25

Family

ID=15334674

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61143263A Pending JPS62298842A (ja) 1986-06-19 1986-06-19 トレ−ス回路

Country Status (1)

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JP (1) JPS62298842A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04284544A (ja) * 1991-03-14 1992-10-09 Fujitsu Ltd マイクロコントローラ

Cited By (1)

* Cited by examiner, † Cited by third party
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