JPH027536A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH027536A JPH027536A JP15965388A JP15965388A JPH027536A JP H027536 A JPH027536 A JP H027536A JP 15965388 A JP15965388 A JP 15965388A JP 15965388 A JP15965388 A JP 15965388A JP H027536 A JPH027536 A JP H027536A
- Authority
- JP
- Japan
- Prior art keywords
- alignment pattern
- layer
- semiconductor device
- semiconductor element
- alignment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 239000000919 ceramic Substances 0.000 claims abstract description 14
- 229910052751 metal Inorganic materials 0.000 claims abstract description 10
- 239000002184 metal Substances 0.000 claims abstract description 10
- 238000007747 plating Methods 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims description 7
- 238000000034 method Methods 0.000 abstract description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 abstract description 5
- 229910052721 tungsten Inorganic materials 0.000 abstract description 5
- 239000010937 tungsten Substances 0.000 abstract description 5
- 230000000740 bleeding effect Effects 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にセラミックパッケージ
型の半導体装置に関する。
型の半導体装置に関する。
従来、セラミックパッケージ型の半導体装置は、セラミ
ック基板上の中央部に半導体素子を載置し、その載置部
の周辺から外方に延びる内部リードと半導体素子との間
が金属細線で配線され、セラミック蓋または金属蓋で封
止されている。
ック基板上の中央部に半導体素子を載置し、その載置部
の周辺から外方に延びる内部リードと半導体素子との間
が金属細線で配線され、セラミック蓋または金属蓋で封
止されている。
第３図（ａ）、（ｂ）は従来の半導体装置の一例の平面
図及びＢ−Ｂ’線断面図である。
図及びＢ−Ｂ’線断面図である。
セラミック基板１に内部リード２、半導体素子載置部３
、目合せパターン７を形成する。これはメタライズＲ２
ａ、７ａを形成しておき、その上に電気めっきを行って
形成する。
、目合せパターン７を形成する。これはメタライズＲ２
ａ、７ａを形成しておき、その上に電気めっきを行って
形成する。
目合せパターン７は、セラミック基板１の隅に十字形に
作られ、自動ボンディングを行うときの位置合せに使用
する。
作られ、自動ボンディングを行うときの位置合せに使用
する。
半導体素子載置部３に半導体素子４を固着し、金属細線
５でボンディングした後、セラミックまたは金属の蓋で
封止して製品にする。
５でボンディングした後、セラミックまたは金属の蓋で
封止して製品にする。
しかしながら、通常、目合せパターンは、タンゲステン
メタライズ法で形成されているため、にじみ８が生じ、
同一パターンを形成するこ・とは極めて困難である。目
合せパターンの位置合せは光沢の違いにより容易に行う
ことが出来るが、目合せパターンであるタングステンメ
タライズ層かにじんでいるため、位置合せが非常に困難
である。
メタライズ法で形成されているため、にじみ８が生じ、
同一パターンを形成するこ・とは極めて困難である。目
合せパターンの位置合せは光沢の違いにより容易に行う
ことが出来るが、目合せパターンであるタングステンメ
タライズ層かにじんでいるため、位置合せが非常に困難
である。
従って、ボンディング位置精度が保証できず、ボンディ
ング歩留を低下させるという欠点がある。
ング歩留を低下させるという欠点がある。
本発明は、セラミック基板に半導体素子載置部、内部リ
ード及び目合せパターンが形成され、前記半導体素子載
置部に半導体素子が固着され、前記半導体素子と前記内
部リードとが金属細線で結線され、セラミックまたは金
属の蓋で封止されて成る半導体装置において、前記目合
せパターンがメタライズ層の上にめっき層が積層された
二層構造で形成され、かつ前記目合せパターンの周囲に
絶縁体層が設けられることにより構成される。
ード及び目合せパターンが形成され、前記半導体素子載
置部に半導体素子が固着され、前記半導体素子と前記内
部リードとが金属細線で結線され、セラミックまたは金
属の蓋で封止されて成る半導体装置において、前記目合
せパターンがメタライズ層の上にめっき層が積層された
二層構造で形成され、かつ前記目合せパターンの周囲に
絶縁体層が設けられることにより構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、（ｂ）は本発明の第１の実施例の平面図
及びＡ−Ａ’線断面図である。
及びＡ−Ａ’線断面図である。
セラミック基板１の中央部に半導体素子載置部３と、こ
の半導体素子載置部３の周縁から外方に延びるメタライ
ズ内部リード２と、目合せパターン７とを設ける。目合
せパターン７は従来の目合せパターンより広範囲にタン
グステンメタライズＭ ７ ａを形成した上に目合せパ
ターン７の形状となるように絶縁体層６を被覆する。こ
れはホトリソグラフィ技術、リフトオフ法のいずれの方
法を用いても形成できる０次に電気めっきを行ってめっ
き層の目合せパターン７を形成する。このようにすると
、目合せパターン７はめっき法で作られているのでにじ
むことなく鮮明に形成することができる。
の半導体素子載置部３の周縁から外方に延びるメタライ
ズ内部リード２と、目合せパターン７とを設ける。目合
せパターン７は従来の目合せパターンより広範囲にタン
グステンメタライズＭ ７ ａを形成した上に目合せパ
ターン７の形状となるように絶縁体層６を被覆する。こ
れはホトリソグラフィ技術、リフトオフ法のいずれの方
法を用いても形成できる０次に電気めっきを行ってめっ
き層の目合せパターン７を形成する。このようにすると
、目合せパターン７はめっき法で作られているのでにじ
むことなく鮮明に形成することができる。
次に、半導体素子載置部３に半導体素子４を固着し、金
属細線で結線する。
属細線で結線する。
前述のように、目合せパターン７は鮮明に形成されてい
るから位置合せが正確にでき、ボンディングも正確に行
え、不良を生ずることはない。
るから位置合せが正確にでき、ボンディングも正確に行
え、不良を生ずることはない。
第２図は本発明の第２の実施例の断面図である。
第２の実施例は、第１の実施例と自動ポンデイグの目合
せパターンの構造及び形成方法が異なっている。
せパターンの構造及び形成方法が異なっている。
まず、目合せパターン７を形成する位置に予めアルミナ
等で絶縁体層６を被覆した後、タングステンメタライズ
層７ａを形成し、その上に電気めっきによりめっきＮ７
を形成する。セラミック基板１上にアルミナ粉末等の絶
縁体層６を被覆することにより、表面をなめらかにする
ことが可能となり、自動ホンディングの目合せパターン
７のめつき層かにじむことなく鮮明に形成することがで
きる。
等で絶縁体層６を被覆した後、タングステンメタライズ
層７ａを形成し、その上に電気めっきによりめっきＮ７
を形成する。セラミック基板１上にアルミナ粉末等の絶
縁体層６を被覆することにより、表面をなめらかにする
ことが可能となり、自動ホンディングの目合せパターン
７のめつき層かにじむことなく鮮明に形成することがで
きる。
以上説明したように、本発明は、にじみのない目合せパ
ターンが形成されるような構造にしたので、位置合せ精
度を向上させ、ボンディング歩留りを改善することがで
きるという効果を有する。
ターンが形成されるような構造にしたので、位置合せ精
度を向上させ、ボンディング歩留りを改善することがで
きるという効果を有する。
第１図（ａ）、（ｂ）は本発明の第１の実施例の平面図
及びＡ−Ａ’線断面図、第２図は本発明の第２の実施例
の断面図、第３図（ａ）、（ｂ）は従来の半導体装置の
一例の平面図及びＢ−Ｂ’線断面図である。 １・・・セラミック基板、２・・・内部リード、２ａ・
・・メタライズ層、３・・・半導体素子載置部、４・・
・半導体素子、５・・・金属細線、６・・・絶縁体層、
７・・・目合せパターン、７ａ・・・メタライズ層、８
・・・にじみ。
及びＡ−Ａ’線断面図、第２図は本発明の第２の実施例
の断面図、第３図（ａ）、（ｂ）は従来の半導体装置の
一例の平面図及びＢ−Ｂ’線断面図である。 １・・・セラミック基板、２・・・内部リード、２ａ・
・・メタライズ層、３・・・半導体素子載置部、４・・
・半導体素子、５・・・金属細線、６・・・絶縁体層、
７・・・目合せパターン、７ａ・・・メタライズ層、８
・・・にじみ。
Claims (1)
- セラミック基板に半導体素子載置部、内部リード及び目
合せパターンが形成され、前記半導体素子載置部に半導
体素子が固着され、前記半導体素子と前記内部リードと
が金属細線で結線され、セラミックまたは金属の蓋で封
止されて成る半導体装置において、前記目合せパターン
がメタライズ層の上にめっき層が積層された二層構造で
形成され、かつ前記目合せパターンの周囲に絶縁体層が
設けられていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15965388A JPH027536A (ja) | 1988-06-27 | 1988-06-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15965388A JPH027536A (ja) | 1988-06-27 | 1988-06-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH027536A true JPH027536A (ja) | 1990-01-11 |
Family
ID=15698411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15965388A Pending JPH027536A (ja) | 1988-06-27 | 1988-06-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH027536A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6307273B1 (en) * | 1996-06-07 | 2001-10-23 | Vanguard International Semiconductor Corporation | High contrast, low noise alignment mark for laser trimming of redundant memory arrays |
| WO2004076527A1 (ja) * | 2003-02-28 | 2004-09-10 | Idemitsu Kosan Co., Ltd. | 固相重合用ポリカーボネートプレポリマーおよびポリカーボネートの製造方法 |
| US6858947B2 (en) * | 2001-06-11 | 2005-02-22 | Oki Electric Industry Co., Ltd. | Semiconductor device |
| JP2007128990A (ja) * | 2005-11-02 | 2007-05-24 | Matsushita Electric Ind Co Ltd | 半導体装置とその製造方法 |
| WO2014080476A1 (ja) * | 2012-11-21 | 2014-05-30 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
-
1988
- 1988-06-27 JP JP15965388A patent/JPH027536A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6307273B1 (en) * | 1996-06-07 | 2001-10-23 | Vanguard International Semiconductor Corporation | High contrast, low noise alignment mark for laser trimming of redundant memory arrays |
| US6858947B2 (en) * | 2001-06-11 | 2005-02-22 | Oki Electric Industry Co., Ltd. | Semiconductor device |
| US7247522B2 (en) | 2001-06-11 | 2007-07-24 | Oki Electric Industry Co., Ltd | Semiconductor device |
| WO2004076527A1 (ja) * | 2003-02-28 | 2004-09-10 | Idemitsu Kosan Co., Ltd. | 固相重合用ポリカーボネートプレポリマーおよびポリカーボネートの製造方法 |
| JP2007128990A (ja) * | 2005-11-02 | 2007-05-24 | Matsushita Electric Ind Co Ltd | 半導体装置とその製造方法 |
| JP4744269B2 (ja) * | 2005-11-02 | 2011-08-10 | パナソニック株式会社 | 半導体装置とその製造方法 |
| WO2014080476A1 (ja) * | 2012-11-21 | 2014-05-30 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| CN104798193A (zh) * | 2012-11-21 | 2015-07-22 | 三菱电机株式会社 | 半导体装置及其制造方法 |
| US9257408B2 (en) | 2012-11-21 | 2016-02-09 | Mitsubishi Electric Corporation | Semiconductor device and method of manufacturing the same |
| JP6040993B2 (ja) * | 2012-11-21 | 2016-12-07 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4526859A (en) | Metallization of a ceramic substrate | |
| US5358826A (en) | Method of fabricating metallized chip carries from wafer-shaped substrates | |
| JPH11121518A (ja) | 半導体装置 | |
| US5608260A (en) | Leadframe having contact pads defined by a polymer insulating film | |
| JPS6139741B2 (ja) | ||
| JPH02153556A (ja) | 成形されたチップ担体 | |
| JPH027536A (ja) | 半導体装置 | |
| KR19990072029A (ko) | 마이크로웨이브 하이브리드 집적회로 | |
| JPS5821847A (ja) | 電子部品取付用構成体の製造方法 | |
| JPS63147339A (ja) | 半導体装置 | |
| JPS621249A (ja) | 半導体装置 | |
| JPS6244688B2 (ja) | ||
| JPS634710B2 (ja) | ||
| JP2654677B2 (ja) | 半導体装置の製造方法 | |
| JPH03248454A (ja) | 混成集積回路装置 | |
| JPS60262434A (ja) | 半導体装置 | |
| JPH1092964A (ja) | 半導体装置 | |
| JPH0541460A (ja) | 電子部品搭載用基板 | |
| JPH02213155A (ja) | 半導体用パツケージ | |
| JPS6362240A (ja) | 多層セラミツク配線基板 | |
| JPS61152046A (ja) | 半導体装置 | |
| JPS59159555A (ja) | 半導体装置 | |
| JPH02307280A (ja) | 磁気抵抗素子の製造方法及び電極構造 | |
| JPS62173746A (ja) | リ−ドフレ−ムとその製造方法 | |
| JPH0834210B2 (ja) | 半導体素子の突起電極 |