JPH0272455A - エラー検出回路付記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、メモリアレイのエラー検出を行うことがで
きるエラー検出回路付記憶装置に関するものである。

［従来の技術］ 半導体メモリの信頼性は非常に高く、通常の使用では、
補償回路を使用しなくでもシステムの信頼性を充分に高
くすることができる。しかし環境条件の悪い場所で使用
したり、より高い信頼性が要求させるシステム、あるい
はシステム全体のＭＴ　Ｂ　Ｆ　（Ｍｅａｎ　Ｔｉｍｅ
　Ｂｅｔｗｅｅｎ　Ｆａｉｌｕｒｅ　）が小さくなって
しまう場合には、なんらかの形で信頼性を補償してやる
必要がある。そのための１つの手段として、エラー検出
、エラー訂正の方法がある。

メモリのエラー検出には、通常、１ビットのエラーの検
出を行うパリティ・チエツクと呼ばれる方法が使用され
る。しかしパリティ・チエツクではエラーの検出は可能
でも、エラーが発生したワードのどのビットにエラーが
発生しているかをチエツクできないので、エラーを訂正
することはできない。これに対してチェックビットをさ
らに追加してエラーが発生したビットまでチエツクして
、それを訂正することをエラー訂正（Ｅｒｒｏｒ　Ｃｏ
ｒｒｅｃｔ）といい、チエツク・ビットを追加したデー
タのようにエラーの訂正能力のあるコードをエラー訂正
コード（Ｅｒｒｏｒ　Ｃｏｒｒｅｃｔ　Ｃｏｄｅ、以下
、ＥＣＣと称する）という。

このようなＥＣＣを用いてどのビットにエラーが発生し
たかまで検出するようにすれば、そのエラーが発生した
ビットを反転してやることにより、容易にエラー訂正を
行うことができる。

第３図は「インターフェースＪＮｏ、８７（発行元二Ｃ
Ｑ出版社、発行日：　１９８４年８月）の２４５〜２５
０頁に示された従来のＦＣＣエラー検出回路を含む記憶
装置のブロック図であり、図において、（１）はメモリ
アレイ、　（２）はこのメモリアレイ（１）内に設けら
れ、各種データが書き込まれるデータ記憶部、（３）は
メモリアレイ（１）内に設けられ、前記データ記憶部（
２）に記憶されるデータ毎に付加されるチェックビット
を記憶するチェックビット記憶部、（４）はデータ記憶
部（２）からのデータとチェックビット記憶部（３）か
らのチェックビットの情報を基に、シングルビットエラ
ー、ダブルビットエラーを検出し、それぞれ信号ＳＥＦ
　（ンングルビットエラーフラグ）、信号ＤＥＦ　（ダ
ブルビットエラーフラグ）を出力するＥＣＣエラー検出
部、（５）はメモリアレイ（１）内のデータ記憶部（２
）、チェックビット記憶部（３）のデータの読出し・書
込み動作を制御し、アドレス、信号ＲＡ　Ｓ　（Ｒｏｗ
　Ａｄｄｒｅｓｓ　５ｔｒｏｂｅ）　。

信号ＣＡ　Ｓ　（Ｃｏｌｕｍｎ　Ａｄｄｒｅｓｓ　５ｔ
ｒｏｂｅ　）　、信号ＷＥ　（Ｗｒｉｔｅ　ＩＥｎａｂ
ｌｅ）を該メモリアレイ（１）に出力するメモリ制御部
である。

次に、第４図、第５図のタイミング図を参照して、読出
し動作について説明する。第４図は、１個のデータを読
出しする動作を説明するためのもので、図中ＡＤＲは、
メモリ制御部（５）から時分割でアドレス線（ＡＤＲ）
に行アドレスと列アドレスが出力されるタイミングを示
している。次いで行アドレスと列アドレスが確定するタ
イミングで信号ＲＡＳＬと信号ＣＡＳＬを有意（Ｌ）に
することにより、データ記憶部（２）とチェックビット
記憶部（３）からデータまたは、チェックビットが出力
される。これらの出力はＥＣＣエラ検出部（４）に入力
され、１ビットエラーと２とットエラーの検出を行い、
１ビットエラーがある場合は信号ＳＥＰ　（シングルエ
ラーフラグ）を有ｆｉ　（Ｌ）にし、２ビットのエラー
がある場合には、ＤＥＦ　（ダブルエラーフラグ）を有
意（Ｌ）にする。

第５図は連続した読出し動作の場合のタイミングチャー
トである。ニブルモードのＤＲＡＭを用いた場合、信号
ＣＡＳＬを一旦Ｈレベルとした後、Ｌレベルにする動作
を繰り返すことにより、下位２ビットのアドレスがＤＲ
ＡＭ内部でトグル、即ち００−０１＝−１０−１１と変
化し、そのアドレスのデータを読出すことができる。連
続読出し動作の場合、最初は単１のデータ読出しの場合
と同様に、時分割で変化する行アドレスと列アドレスが
確定するタイミングで、信号ＲＡＳＬと信号ＣＡＳＬを
有意（Ｌ）にする。

この動作により、データ記憶部（２）とチェックビット
記憶部（３）から、データまたはチェックビットが出力
される。信号ＣＡＳＬが有意（Ｌ）の間、データとチェ
ックビットは確定しており、ＥＣＣエラー検出部（４）
はデータとチェックビットに対して１ビットエラーと２
ビットエラーの検出を行う。

メモリ制御部（５）は１ビット工ラー信号ＳＥＦと２ビ
ット工ラー信号ＤＥＦが確定するのを待って、次のデー
タおよびチェックビットを読出す制御を行う。即ち、Ｃ
ＡＳＬ信号を一旦Ｈレベルにしたあと、Ｌレベルにする
。これによりアドレス下位２ビットがトグルしたアドレ
スのデータとチェックビットがデータ記憶部（２）とチ
ェックビット記憶部（３）から出力される。さらに、Ｆ
ＣＣＣＣニラ−ＳＥＰとＤＥＦが確定するのを待って、
信号ＣＡＳＬをＨレベルにしたあと、Ｌレベルにする動
作を繰り返すことにより、連続読出し動作を行うことが
できる。ニブルモードのＤＲＡＭを用いた第５図の例に
おいては、連続して読出せるデータの数が４つまでなの
で、４つのデー夕が読出されたところで動作が終了する
。

［発明が解決しようとする課′ＪＩＵ］従来のエラー検
出回路付記憶装置は、以上のように構成されているので
、連続読出し動作の場合、データ記憶部（２）とチェッ
クビット記憶部（３）から出力されるデータとチェック
ビットに対するエラー検出部（４）のエラー検出動作が
終了するまで、データとチェックビットを確定させてお
かなければならず、その間次のデータ及びチェックビッ
トの読出し動作が待たされ、読出し動作を高速化できな
いという問題点があった。

従って、上記問題点を解消しなければならないという註
題がある。

この発明は上記課題を解決するためになされたもので、
エラーの検出を行っている最中にも次のデータの読出し
動作を行い、連続読出し動作全体の時間を短縮できるエ
ラー検出回路付記憶装置を得ることを目的とする。

［課題を解決するための手段］ この発明に係るエラー検出回路付記憶装置は、データ記
憶部と、このデータ記憶部に記憶されるデータ毎に付加
されるチェックビットを記憶するためのチェックビット
記憶部と、１ビットまたは複数のビットのエラーを検出
するエラー検出部とを備えている。

前記データ記憶部及びチェックビット記憶部の出力部と
エラー検出部との間にはデータまたはチェックビットを
一時的に保持するラッチを設け、エラー検出を前記ラッ
チの出力に対して行うようになっている。そしてデータ
の連続読出し動作に、データとチェックビットの読出し
動作とエラー検出とを並行して行うようにしたものであ
る。

［作用］ この発明におけるエラー検出回路付記憶装置は、データ
記憶部のデータ出力及びチェックビット記憶部のチェッ
クビット出力とＥＣＣエラー検出部との間にラッチを設
けた構成により、連続読出し動作において、ＥＣＣエラ
ーの検出と読出し動作とを並行して行うことができ、連
続読出し動作の周期を短縮し高速化することを可能とす
る。

［実施例コ 以下、この発明の一実施例を第１図、第２図について説
明する。第１図中、第３図と同一の部分は同一の符号を
用いて示されている。図において、（１）はメモリアレ
イ、（２）はこのメモリアレイ（１）内に設けられ各種
データが書き込まれるデータ記憶部、（３）はメモリア
レイ（１）内に設けられた前記データ記憶部（２）に記
憶されるデータ毎に付加されるチェックビットを記憶す
るチェックビット記憶部、（４）はデータ記憶部（２）
からのデータとチェックビット記憶部（３）からのチェ
ックビットの情報を基に、シングルビットエラー、ダブ
ルビットエラーを検出し、それぞれＳＥＦ：　（シング
ルビットエラーフラグ）、ＤＥＦ（ダブルビットエラー
フラグ）を出力するＥＣＣエラー検出部、（５）はメモ
リアレイ内のデータ記憶部（２）、チェックビット記憶
部（３）のデータの読出し・書込み動作を制御し、アド
レス、信号ＲＡ　Ｓ　（Ｒｏｗ　Ａｄｄｒｅｓｓ　５ｔ
ｒｏｂｅ）　、信号ＣＡ　Ｓ　（Ｃｏｌｕｍｎ　Ａｄｄ
ｒｅｓｓ　５ｔｒｏｂｅ　）　、信号ＷＥ　（Ｗ理学　
Ｅｎａｂｌｅ）を前記メモリアレイ（１）に出力するメ
モリ制御部である。

前記データ記憶部（２）及びチェックビット記憶部（３
）の出力部とＥＣＣエラー検出部（４）との間には、デ
ータまたはチェックビットを一時的に保持するラッチ（
６）が設けられており、ＥＣＣエラー検出を前記ラッチ
（６）の出力について行い、データの連続読出し動作時
に、データとチェックビットの読出し動作とＥＣＣエラ
ー検出とを並行して行うように構成されている。

次に、動作について説明する。従来例で示したのと同様
に、連続読出し動作時において、メモリ制御部（５）か
らアドレス線ＡＤＲに、第２図のＡＤＲに示すように、
行アドレス、列アドレスデータを出力し、次いで信号Ｒ
ＡＳＬと信号ＣＡＳＬを出力することにより、データ記
憶部（２）とチェックビット記憶部（３）からデータ及
びチェックビットが出力される。このデータとチェック
ビットの状態は、メモリ制御部（５）から出力されるラ
ッチタイミング信号ＬＥＬが立ち上がるりイミノジでラ
ッチ（６）に−時的に、且つ出力されるデータとチェッ
クビット出力に対してＥＣＣエラー検出部（４）は、１
ビットエラーと２とットエラーの検出を行い、ＳＥＰ　
（シングルビットエラーフラグ）信号と、ＤＥＦ　（ダ
ブルビットエラーフラグ）信号を確定させる。一方、ラ
ッチ（６）によりデータとチェックビットが保持される
と直ぐに、メモリ制御部（５）は、次のデータとチェッ
クビットの読出し動作を開始する。すなわち、第２図に
示すように、ＣＡＳＬ信号を一旦Ｈレベルにした後にＬ
レベルにすることにより、次のデータとチェックビット
が読み出される。

このように、本実施例によれば、データとチェックビッ
トを一旦ラッチ（６）で保持することにより、ＥＣＣエ
ラーの検出を終了する前に次の読出し動作に移ることが
でき、データ及びチェックビットの読出し周期を短縮す
ることができる。

なお、上記実施例では、メモリアレイにニブルモードの
ＤＲＡＭを用いたが、高速ベージングモードのＤＲＡＭ
、スタティック・カラム・モードのＤＲＡＭまたは、そ
の他の連続読出し動作を可能とするメモリを用いてもよ
い。また、エラー検出はＥＣＣエラー検出以外にパリテ
ィエラーの検出であってもよい。

［発明の効果コ 以上のように、この発明によれば、データ記憶部のデー
タ出力部とチェックビット記憶部のチェックビット出力
部にラッチを設けた構成により、連続読出し動作におい
て、エラー検出の結果が確定するのを待たずに次の読出
し動作を行うことができ、エラー検出と読出し動作を並
行して行うことが可能となり、連続読出し動作全体に要
する時間を短縮し、読出し動作を高速化できるという効
果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるエラー検出回路付記
憶装置の回路のブロック図、第２図は第１図の回路の動
作を示すタイミング図、第３図は従来のエラー検出回路
付記憶装置の回路のブロック図、第４図は第３図の回路
の単一データ読出し時の動作を示すタイミング図、第５
図は第３図の回路の連続読出し時の動作を示すタイミン
グ図である。 図において、（１）はメモリアレイ、（２）はデータ記
憶部、（３）はチェックビット記憶部、（４）はＥＣＣ
エラー検出部、（５）はメモリ制御部、（６）はラッチ
である。 代理人　弁理士　大　岩　増　雄 （外２名） ５、補正の１象 明細書の発明の詳細な説明の欄。 ６、補正の内容 以 上 手 続 補 正 ＰＪ（自発） １、事件の表示 特願昭 ２２５３７８号 ３、補正をする者 ７ｊＩ′□′ ＼　ＺＬ 事件との関係　特許出願人 住　所　　　　東京都千代田区丸の内二丁目２番３号名
　称　　（６０１）三菱電機株式会社代表者　志　岐　
守　哉 ４、代理人 住　所　　　　東京都千代田区丸の内二丁目２番３号三
菱電機株式会社内 氏名　（７３７５）弁理士大岩増碓

Claims (1)

【特許請求の範囲】
1. データ記憶部と、このデータ記憶部に記憶されるデータ
   毎に付加されるチェックビットを記憶するためのチェッ
   クビット記憶部と、１ビットまたは複数ビットのエラー
   を検出するエラー検出部とを備えたエラー検出回路付記
   憶装置において、前記データ記憶部およびチェックビッ
   ト記憶部の出力部とエラー検出部との間にデータまたは
   チェックビットを一時的に保持するラッチを設け、エラ
   ー検出を前記ラッチの出力について行い、データの連続
   読み出し動作時にデータとチェックビットの読み出し動
   作とエラー検出とを並行して行うようにしたことを特徴
   とするエラー検出回路付記憶装置。