JPH0254580B2 - - Google Patents
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- Publication number
- JPH0254580B2 JPH0254580B2 JP55188053A JP18805380A JPH0254580B2 JP H0254580 B2 JPH0254580 B2 JP H0254580B2 JP 55188053 A JP55188053 A JP 55188053A JP 18805380 A JP18805380 A JP 18805380A JP H0254580 B2 JPH0254580 B2 JP H0254580B2
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- JP
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- devices
- initial
- power
- initial setting
- information processing
- Prior art date
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- Expired - Lifetime
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- 230000010365 information processing Effects 0.000 claims description 9
- 230000006870 function Effects 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 7
- 238000013500 data storage Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
Description
【発明の詳細な説明】
本発明はシステムへの電源投入時に初期設定を
短時間で行なわせる情報処理システムの初期設定
方式に関する。
短時間で行なわせる情報処理システムの初期設定
方式に関する。
本明細書において「初期設定」とは端末等のユ
ニツト内に設けられ、揮発性メモリで構成する記
憶装置へ、不揮発性フアイルからマイクロプログ
ラムをローデイングすることの外に、レジスタ、
記憶装置への論理仕様に基づく初期値の設定と装
置の正常性を確認する初期診断機能を含んだ内容
をいう。
ニツト内に設けられ、揮発性メモリで構成する記
憶装置へ、不揮発性フアイルからマイクロプログ
ラムをローデイングすることの外に、レジスタ、
記憶装置への論理仕様に基づく初期値の設定と装
置の正常性を確認する初期診断機能を含んだ内容
をいう。
情報処理システムでは一般に第１図に示すよう
に中央処理装置CSU、チヤネルCH、主記憶装置
MEM等の所謂「本体」と端末装置といわれるI/
０−１、I/0-2…I/0-nとがインタフエースを含む
制御装置SVPにより結合され、制御装置SVPは
電源を制御するためのインタフエースSPCとマイ
クロプログラム用インタフエースSCIとをまとめ
て制御する。制御装置の他方側はフアイルFL、
デイスプレイDSPが接続され、制御パネルPNL
によつて操作される。従来の本体と云われる装置
に初期設定される状態は第２図に示すものがあつ
た。商用電源端子ACからの供給を受ける電源ユ
ニツトPWUは装置電源制御回路PCTによる制御
装置インタフエースSPCからの指令を受け動作を
開始し、その後と表示するセツト毎の初期設定
回路を起動する。この回路はフアイルFLに予め
格納してあるマイクロプログラムを記憶装置CS
に対し初期設定される。この場合初期設定の機構
が各セツトに対し個別に設けられるため複雑高価
で且つ時間が長くかかつた。
に中央処理装置CSU、チヤネルCH、主記憶装置
MEM等の所謂「本体」と端末装置といわれるI/
０−１、I/0-2…I/0-nとがインタフエースを含む
制御装置SVPにより結合され、制御装置SVPは
電源を制御するためのインタフエースSPCとマイ
クロプログラム用インタフエースSCIとをまとめ
て制御する。制御装置の他方側はフアイルFL、
デイスプレイDSPが接続され、制御パネルPNL
によつて操作される。従来の本体と云われる装置
に初期設定される状態は第２図に示すものがあつ
た。商用電源端子ACからの供給を受ける電源ユ
ニツトPWUは装置電源制御回路PCTによる制御
装置インタフエースSPCからの指令を受け動作を
開始し、その後と表示するセツト毎の初期設定
回路を起動する。この回路はフアイルFLに予め
格納してあるマイクロプログラムを記憶装置CS
に対し初期設定される。この場合初期設定の機構
が各セツトに対し個別に設けられるため複雑高価
で且つ時間が長くかかつた。
本発明の目的は前述の欠点を改善しシステムの
電源投入時に初期設定を短時間で行なわせる情報
処理システムの初期設定方式を提供することにあ
る。
電源投入時に初期設定を短時間で行なわせる情報
処理システムの初期設定方式を提供することにあ
る。
以下図面に示す本発明の実施例について説明す
る。第３図は第２図と対応して示す各装置ユニツ
トの概略図で、UPCはユニツト電源制御回路、
UCIはユニツト制御インタフエースを示してい
る。第４図はシステムの起動と初期設定を示すタ
イムチヤートで本体CPU，CH…と入出力装置I/
０−１，I/0-2，…が所定の投入順序に従い、順次
電源投入されるとき、投入の終つた装置から初期
設定が開始されている。即ち電源投入の終つた装
置にはその旨のフラグを立てておき、初期設定プ
ログラムは該フラグを監視して動作を開始し、順
次に初期設定を行なつて行く。なお本体について
の初期設定終了により初期設定メモリをクリアす
る。
る。第３図は第２図と対応して示す各装置ユニツ
トの概略図で、UPCはユニツト電源制御回路、
UCIはユニツト制御インタフエースを示してい
る。第４図はシステムの起動と初期設定を示すタ
イムチヤートで本体CPU，CH…と入出力装置I/
０−１，I/0-2，…が所定の投入順序に従い、順次
電源投入されるとき、投入の終つた装置から初期
設定が開始されている。即ち電源投入の終つた装
置にはその旨のフラグを立てておき、初期設定プ
ログラムは該フラグを監視して動作を開始し、順
次に初期設定を行なつて行く。なお本体について
の初期設定終了により初期設定メモリをクリアす
る。
以上の動作において電源投入或いは初期設定さ
れる装置として同種のものが複数あるとき、それ
らを同時制御することが望ましい。第５図は本発
明の実施例として装置ユニツトＡ，Ｂを同時制御
する構成を示す図である。制御装置CCにはコン
トロール回路CTLがあり、コマンド格納指令
LCMとデータ格納指令LDTが各ユニツトに出さ
れる。データDTはバスにのつてユニツトのコマ
ンドレジスタCMR、データレジスタDTRに達し
ているから、イネーブル信号ENAを各ユニツト
に送つたとき、ユニツト内のコントロール回路
CTLが動作して命令を解読し実行する。データ
は記憶装置CSと書込レジスタWRに入り処理さ
れて結果レジスタPRに格納される。ユニツト内
のコントロール回路CTLがその動作完了を検知
し完了信号CMPを制御装置CCに送り、レジスタ
CMPRで受取り論理演算回路LGCで演算する。
論理演算回路LGCは例えば第６図に示すように
排他的論理和回路EORと論理積回路ANDで構成
され、イネーブル信号と完了信号とを演算する。
そのため両信号が共に存在するとき及び両者存在
しないとき（動作をさせなかつたとき）は一致信
号が得られ、システム動作完了信号SCMPが得ら
れる。したがつて初期設定について複数の同種装
置を動作させるときは制御装置と各ユニツトに第
５図・第６図に示す回路を付設して動作確認をし
ながら初期設定することは有効である。
れる装置として同種のものが複数あるとき、それ
らを同時制御することが望ましい。第５図は本発
明の実施例として装置ユニツトＡ，Ｂを同時制御
する構成を示す図である。制御装置CCにはコン
トロール回路CTLがあり、コマンド格納指令
LCMとデータ格納指令LDTが各ユニツトに出さ
れる。データDTはバスにのつてユニツトのコマ
ンドレジスタCMR、データレジスタDTRに達し
ているから、イネーブル信号ENAを各ユニツト
に送つたとき、ユニツト内のコントロール回路
CTLが動作して命令を解読し実行する。データ
は記憶装置CSと書込レジスタWRに入り処理さ
れて結果レジスタPRに格納される。ユニツト内
のコントロール回路CTLがその動作完了を検知
し完了信号CMPを制御装置CCに送り、レジスタ
CMPRで受取り論理演算回路LGCで演算する。
論理演算回路LGCは例えば第６図に示すように
排他的論理和回路EORと論理積回路ANDで構成
され、イネーブル信号と完了信号とを演算する。
そのため両信号が共に存在するとき及び両者存在
しないとき（動作をさせなかつたとき）は一致信
号が得られ、システム動作完了信号SCMPが得ら
れる。したがつて初期設定について複数の同種装
置を動作させるときは制御装置と各ユニツトに第
５図・第６図に示す回路を付設して動作確認をし
ながら初期設定することは有効である。
このようにして本発明によるとシステムへの電
源投入時に初期設定が短時間で行なわれ、しかも
確認しながら行なうことも容易にできて有効であ
る。
源投入時に初期設定が短時間で行なわれ、しかも
確認しながら行なうことも容易にできて有効であ
る。
第１図は従来の情報処理システムの概略図、第
２図は従来の本体装置に初期設定される説明図、
第３図は本発明の実施例を示す説明図、第４図は
動作タイムチヤート、第５図は複数の装置ユニツ
トを制御する構成図、第６図は第５図中の論理演
算回路を示す図である。 CPU…中央制御装置、SVP…制御装置、PWU
…電源ユニツト、UPC…ユニツト電源制御回路、
UCI…ユニツト制御インタフエース、CS…記憶
装置、LCM…コマンド格納指令、ENA…イネー
ブル信号、CMP…動作完了信号、LGC…論理演
算回路。
２図は従来の本体装置に初期設定される説明図、
第３図は本発明の実施例を示す説明図、第４図は
動作タイムチヤート、第５図は複数の装置ユニツ
トを制御する構成図、第６図は第５図中の論理演
算回路を示す図である。 CPU…中央制御装置、SVP…制御装置、PWU
…電源ユニツト、UPC…ユニツト電源制御回路、
UCI…ユニツト制御インタフエース、CS…記憶
装置、LCM…コマンド格納指令、ENA…イネー
ブル信号、CMP…動作完了信号、LGC…論理演
算回路。
Claims (1)
- 【特許請求の範囲】 １ 入出力装置・記憶装置などの複数の装置を統
括し、各装置に対する電源投入時には揮発性メモ
リで構成する記憶装置へ、不揮発性フアイルから
マイクロプログラムをローデイングすることの外
に、レジスタ・記憶装置への論理仕様に基づく初
期値の設定と装置の正常性を確認する初期診断機
能を含んだ初期設定機能を分担する制御装置を具
備する情報処理システムの初期設定方式におい
て、 前記制御装置はシステムの電源投入時に所定の
投入順序に従い装置を選択して電源投入する手段
と、投入完了の通知により次の装置に順次電源投
入を実行する手段を具備し、 投入の完了した装置に対しては他装置への電源
投入と平行して初期設定を行うことを特徴とする
情報処理システムの初期設定方式。 ２ 入出力装置・記憶装置などの複数の装置を統
括し、各装置に対する電源投入時には揮発性メモ
リで構成する記憶装置へ、不揮発性フアイルから
マイクロプログラムをローデイングすることの外
に、レジスタ・記憶装置への論理仕様に基づく初
期値の設定と装置の正常性を確認する初期診断機
能を含んだ初期設定機能を分担する制御装置を具
備し、該制御装置はシステムの電源投入時に所定
の投入順序に従い装置を選択して電源投入する手
段と、投入完了の通知により次の装置に順次電源
投入を実行する手段を具備し、投入の完了した装
置に対しては他装置への電源投入と平行して初期
設定を行う情報処理システムの初期設定方式にお
いて、 前記制御装置は更に、該制御装置によつて統括
される複数の同一機能を有する装置に対しては、
電源投入とコマンド有効化制御信号とを各装置に
同時に送出し、各装置からのコマンド完了信号を
論理演算して複数の同一機能装置のコマンド完了
を識別することにより、複数の同一機能装置に対
し同時に初期設定する機能を具備することを特徴
とする情報処理システムの初期設定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55188053A JPS57113127A (en) | 1980-12-31 | 1980-12-31 | Initialization system of information processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55188053A JPS57113127A (en) | 1980-12-31 | 1980-12-31 | Initialization system of information processing system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57113127A JPS57113127A (en) | 1982-07-14 |
| JPH0254580B2 true JPH0254580B2 (ja) | 1990-11-22 |
Family
ID=16216856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55188053A Granted JPS57113127A (en) | 1980-12-31 | 1980-12-31 | Initialization system of information processing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57113127A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0732430B2 (ja) * | 1985-01-29 | 1995-04-10 | 日本電信電話株式会社 | 通信開始終了制御装置 |
| JP2564480B2 (ja) * | 1985-07-16 | 1996-12-18 | カシオ計算機株式会社 | Ｉｃカ−ドシステム |
| JPH0670768B2 (ja) * | 1987-10-07 | 1994-09-07 | 株式会社日立製作所 | 電源投入制御方式 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48104431A (ja) * | 1972-04-14 | 1973-12-27 | ||
| JPS504928A (ja) * | 1973-05-16 | 1975-01-20 | ||
| JPS5368949A (en) * | 1976-12-01 | 1978-06-19 | Casio Comput Co Ltd | Initial value set system |
| JPS5414120A (en) * | 1977-07-04 | 1979-02-02 | Nippon Telegr & Teleph Corp <Ntt> | Initial setting system for device |
| JPS5543691A (en) * | 1978-09-22 | 1980-03-27 | Matsushita Electric Ind Co Ltd | Bus running data collection system |
-
1980
- 1980-12-31 JP JP55188053A patent/JPS57113127A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48104431A (ja) * | 1972-04-14 | 1973-12-27 | ||
| JPS504928A (ja) * | 1973-05-16 | 1975-01-20 | ||
| JPS5368949A (en) * | 1976-12-01 | 1978-06-19 | Casio Comput Co Ltd | Initial value set system |
| JPS5414120A (en) * | 1977-07-04 | 1979-02-02 | Nippon Telegr & Teleph Corp <Ntt> | Initial setting system for device |
| JPS5543691A (en) * | 1978-09-22 | 1980-03-27 | Matsushita Electric Ind Co Ltd | Bus running data collection system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57113127A (en) | 1982-07-14 |
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