JPH0250519A

JPH0250519A - 遅延されたスイッチオフを有する低電圧制御された予備電子回路

Info

Publication number: JPH0250519A
Application number: JP1132511A
Authority: JP
Inventors: Edoardo Botti; エドアルド・ボッディ; Massimo Nisetto; マッシモ・ニセット
Original assignee: SGS Thomson Microelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 1988-05-26
Filing date: 1989-05-25
Publication date: 1990-02-20
Anticipated expiration: 2014-11-29
Also published as: DE68918750T2; JP2984001B2; US4918370A; EP0343553B1; EP0343553A3; IT1217736B; IT8820758A0; DE68918750D1; EP0343553A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、特に、急なスイッチオフに影響を受けやす
い構成要素を含む電子ユーザ装置の接続を遮断またはス
イッチオフするために用いられるタイプの、遅延された
スイッチオフを有する低電圧制御された予＃１（または
待機）電子回路に関する。

知られているように、いわゆる予備ユニットを含む電子
スイッチ−オフ回路は、電子構成部分内を流れる電流を
遮断するために用いられ、前記予備回路は、前記構成部
分を含む装置がスイッチをオフされたときでさえ実用上
、電流の吸収なしに前記構成部分を働かせ続ける。

予備のスイッチ−オフ回路は二状態装置であり（すなわ
ち“オン°位置または“オフ”位置のいずれかにあり得
る）、かつ電圧制御されたものであってもよく、−船釣
には予備スイッチング電圧は様々な技術に従って設定さ
れる。たとえば、もし予備回路がＴＴＬコンパチブルな
ら、スイッチ−オン電圧レベルが２．Ｏｖより高くなけ
ればならない一方、スイッチ−オフ電圧レベルは０．８
Ｖより低くなければならない。

予備回路の使用の一例は、遠隔制御を用いた無線受信機
またはテレビジョンセットのスイッチオフであり、無線
受信機またはテレビジョンセットは電源に接続されたま
まであるがその電流吸収は実際には０である。

しかしながらこの場合、もし無線受信機またはテレビジ
ョンセットが急にスイッチをオフされ、不愉快な音響効
果を引き起こすなら問題が起こる。

この問題を解決するために、予備回路と遅延回路を組合
わせることが知られており、このようにして得られた遅
延回路は前記構成部分のスイッチ−オフ時間を延長する
。このような予備回路および遅延回路の組合せは文献に
おいて知られている（たとえば第１図を参照）。

既知の解決方法は、電源ｖｅｃピンと予備ビンを接続す
るスイッチング回路の使用を教示する。

しかしながら、この解決方法は２つの回路の使用を必要
としく予備回路および前記予備回路をスイッチングする
ための回路）、かつそれゆえより集積化の低下を伴う。

そうでない場合、もしスイッチング機能が集積化される
なら、遅延回路は外部コンデンサＣ１に接続されなけれ
ばならず、それによってこの端部に向かい合うピンを必
要とし、これは不利であるとみなされる。

異なる解決方法がＳＯＳデータブックにおいて、特にＳ
Ｏ３によってＴＤＡ　　７３６０と名付けられた集積化
構成部分を参照することによって述べられている。提案
された解決方法の典型的な実施例は第２図に表される。

ブロック１およびブロック２は外部にある。（ブロック
Ｅを規定する破線を参照）。ＣＭＯ３またはＴＴＬコン
パチブルのいずれかである制御ブロック２はスイッチン
グブロック１の開成および閉成を制御し、順にユーザ装
置に含まれる電流源（その１つは第２図のトランジスタ
Ｑ。によって図で示される）の動作を制御し、ブロック
１が“オン”位置にあるとき（すなわちスイッチが閉じ
ている）、遅延段のトランジスタＱ＋（遅延段は抵抗器
Ｒ，Ｒ，，Ｒ２、コンデンサＣ２およびダイオードＤ、
をも含む）はオンでありかつ出力電圧Ｉ。ｕｔは０では
ない。

コンデンサＣ２は、前記ユーザ回路のしきい値電圧より
大きいかまたはそれに等しい電圧ＶＣに充電され、前記
しきい値電圧は、電圧降下■８（ベース−エミッタ電圧
トランジスタＱ３）と、Ｖｒ　　（抵抗器Ｒにかかる電
圧）と、Ｖｄ　（ダイオードＤ、にかかる電圧）との和
で与えられる。ブロック１がその“オフ１位置にあると
き（すなわち開成）、コンデンサＣ２は、Ｒ４・Ｃ２に
等しい時定数Ｔｄで放電しく第３図を見よ）、それゆえ
ｖｃは減少する（これもまた第３図に示される）。ｖｃ
が、Ｇ３、ＲおよびＤｌによって形成される回路のしき
い値電圧より下に降下すると、トランジスタＱ、は“オ
フ”状態に切換わり、それにより総電流源Ｑ０の出力電
流Ｉ。ｕｔがＯになるように総電流源Ｑ。のスイッチを
オフする。遅延時間Ｔｏは第３図に表わされる。

記述された既知の回路はいくつかの不利な点を有し、そ
の中で高スィッチ−オフしきい値電圧が言及されるかも
れしない。

この発明の目標は、大変低いしきい値を有する制御電圧
を必要とする（たとえば無線受信機またはテレビジョン
セットのための）電子スイッチ−オフ予備回路を提供す
ることによって上に述べた不利な点を排除することであ
る。

この発明の目的は、特別に設けられた外部手段に頼るこ
となく都合の良い遅延を達成する前記回路を提供するこ
とである。

この発明の必然的な目的は、どのような外部手段を接続
するためにも必要とされるであろう追加の端子またはピ
ンを排除することによって大きさを減少させることであ
る。

これ以降明白になるであろう、この目標、述べられた目
的および他の目的は請求項１に従う電子スイッチ−オフ
予備回路によって達成される。

この発明の特性および利点は、この発明に従って、添付
の図面において非限定的な例のみによって表された、好
ましいが排他的ではないスイッチ−オフ予備回路の実施
例の記述から明らかになるであろう。

第４図を参照すると、回路は、マイクロプロセッサ３に
よって発生されかつＣＭＯＳコンパチブル制御ブロック
４を介して予備入力１１において供給される電圧信号Ｖ
ｓｔ−ｂｙ（第５図に示される）によってオンおよびオ
フにスイッチされてもよい、制御された定電流源Ｇ１を
含む。

さらに、この発明に従う回路は、第２定電流源Ｇ２を含
み（ブロック５に含まれる）、前記第２電流源はＧ、と
同じ態様でかつＧ、と同時に制御ブロックまたは段４に
よって制御される。Ｇ２（簡単な抵抗器によって実現さ
れてもよい）は抵抗器ＲｘおよびコンデンサＣｘの並列
接続を含みかつＧ２と接地との間に配列される遅延手段
９を供給する。コンデンサＣｘは適切な手段を必要とせ
ず、その代わりユーザ回路を接地に接続するためにユー
ザ回路に既に存在するコンデンサが用いられでもよいこ
とが強調されなければならない。

前記回路はさらに、４つのトランジスタＱ２、Ｑ３、Ｑ
４およびＱ、を有利に含む電流ループ６を含み、その中
においてトランジスタＱ２およびＱ３がＰＮＰカレント
ミラーを形成しかつトランジスタＱ４およびＱ５がＮＰ
Ｎカレントミラーを形成する。

詳細には、Ｑ２はそのエミッタが電源ＶＣＣ（第１基準
電位ラインを規定する）に接続されかつそのベースはダ
イオード接続されるＱ、のベースに接続される、すなわ
ち、Ｑ３のエミッタがＶＣＣに接続される一方Ｑ、はそ
のベースおよびコレクタ端子が相互に短絡されている。

さらに、Ｑ２のコレクタはループの第１人カフおよびＱ
、のベースに短絡されるＱ４のコレクタに接続され、Ｑ
４のベースは順にＱｓのベースに接続され、Ｑ４のエミ
ッタは遅延手段９に接続されるループの第２入力８を規
定する。Ｑ、はさらにそのコレクタがＱ、のコレクタ（
およびループ回路６の出力１０）に接続されかつそのエ
ミッタは接地に接続される（第２基準電位ラインを規定
する）。さらに、電流制限抵抗器Ｒ６はＱ、のコレクタ
と出力１０の間に設けられてもよい。電流ループ６の出
力１０はユーザ回路（図示されず）の複数個の電流源に
接続され、このような電流源は図においてトランジスタ
Ｑ６によって図示される。さらに抵抗器Ｒ６はＱ、のベ
ース−コレクタ接続に設けられてもよく、このような抵
抗器はループスイッチオフ電流を設定するために有用で
ある。

電流ループ６は実際、制御式カフ、８上に存在する制御
信号に従って、可変利得を有する制御された電流源とし
て動作するように実現される。特にループは、標準動作
の間必要な電流をソーストランジスタＱ、に与え（Ｇ、
は制御電圧Ｖｓｔ　−し、を与えられかつそれゆえオン
でありループ６を給電する）、かつ開成したループ電流
利得（ループがこれらの２つのトランジスタの間の接続
点において開いているとき、Ｑ２およびＱ、を流れる電
流間の比として規定される）を、入カフ上に制御信号が
存在しないとき、１より低くするように実現され、かつ
制御入力８上の電圧ｖｃｘは、以下でより詳細に説明さ
れるであろうように、数１０分の１ミリボルトの値を有
するプリセットしきい値ｖｘより低くなる。

詳細には、上の条件を満たすようなループの電流利得を
設定するための２つの方法がある。１つの方法は、カレ
ントミラー（ＰＮＰおよびＮＰＮ）を適合可能にするた
めトランジスタＱ２−Ｑｓのエミッタ領域を適切に選択
することにある。実際、もしｖｃｘ−０なら、ループの
電流利得（Ａ３）は以下の式で与えられる。

特に、トランジスタＱ２およびＱ、が同じエミッタ領域
を有するようにトランジスタＱ２およびＱ、を実現しか
つＱ、のエミッタ領域をＱ、のものの１０倍にすること
によって、上に規定されたように電流利得ｌ、は１０分
の１に等しくなり、それによって実際に動作においても
ループのスイッチオフを保証する。

第２の方法は、トランジスタＱ２−Ｑｓのエミッタに直
列で異なる抵抗器を加えることによって、前記ループを
構成するトランジスタのエミッタを縮退させることであ
る。特に、第６図において解決方法が示され、異なる値
の抵抗器Ｒ，、Ｒ４は各々トランジスタＱ４およびＱ、
のエミッタに直列に接続される。このような抵抗器はト
ランジスタＱ４およびＱｓのベース−エミッタ降下を引
き起こしかつ、このようにしてそれらを流れる電流・を
異なるものにする。抵抗Ｒ１およびＲ４を適切に選択す
ることによって、ループ６のオープンループ利得は、予
備回路のより低いしきい値Ｖｘにおいて１より低く設定
されてもよい。

上の２つの方法はしかしながら互いを排除せず、かつス
イッチオフの間のループの電流利得はトランジスタのエ
ミッタ領域を変化させかつエミッタ縮退抵抗器を同時に
挿入することによって設定されてもよい。

この発明に従う回路の動作は以下のとおりである。

オンにスイッチした後、速い過渡の後、電流源Ｇ、およ
びＧ２が“オン゛状態（動作中）であるとき、コンデン
サＣＸは抵抗器Ｒｘを介して電流源Ｇ２によって決定さ
れる電圧によって充電され、このようにしてトランジス
タＱ、はそのエミッタにおける高い電位のためにその“
オフ”状！！（動作していない）である。Ｑ、が“オフ
”であるとき、Ｇ、によって発生された電流はトランジ
スタＱ５のベースを通って流れかつ前記トランジスタＱ
５およびトランジスタＱ２およびＧ３をスイッチオンす
る。電流源Ｑ６はその結果“オン゛にスイッチされかつ
電子回路に電流を与える。

前記電源Ｇ１およびＧ２がそれらの“オフ”状態に位置
されるとき、コンデンサＣｘは時定数Ｔヶ　（ＴｘはＲ
ｘ−Ｃｘに等しい、第５図を参照）で放電しかっこのよ
うにして電圧Ｖ。Ｘは減少する（第５図を参照）。ｖｅ
ｘがしきい値電圧ｖｘ（トランジスタＱ４・におけるベ
ース−エミッタ電圧降下がこのようなトランジスタのス
イッチオンを引き起こすのに十分な電圧に対応する）に
到達するとき、Ｇ４は導通し始め、ループの平衡を失わ
せ、ループの電流利得は１より・小さくなりかつ電流源
Ｑ６に加えてループは完全に“オフ”位置にスイッチさ
れる。

実際、遅延手段の電圧ｖｃｘがしきい値ＶＸに達すると
、スイッチオフ信号はそれをスイッチオフするためにル
ープ６の第２制御入力８に供給される。

第５図に表わされるように、前記回路のスイッチ−オフ
曲線は、（１）　時定数ＲｘＣｘ（２）　しきい値電圧ｖｘのレベルの２つの要因に依存する。

前述の゛記述から理解されるかもしれないように、この
発明は前述の目的を達成する。実際この発明に従う予備
回路は、Ｑｓのベース−エミッタ電圧降下とＧ４のスイ
ッチ−オンベース−エミッタ電圧との差に起因する、大
変低いしきい値（１０分の１ミリボルトのオーダ、また
は多くとも１００ｍＶ）を有する。

述べられた構造のため、コンデンサＣＸとして、既に存
在するコンデンサ、特に接地にユーザ回路を接続するた
めにそれ自身のピンを介してユーザ回路に接続されたも
の、が用いられてもよく、それゆえＣ８のためにさらに
ピンを設ける必要はなく、それによってユーザ回路およ
び予備回路を含む集積回路の大きさを減少させる。

さらに、この発明に従う回路は、そのすべての構成部分
が可能ならばユーザ回路とともに単一チップ内に収容さ
れてもよく、遅延されたスイッチオフを有する予備機能
は集積回路の予備ピンから直接得られてもよいので、外
部手段または構成部分を必要としない。

示された解決方法は簡単でありかつより少ない費用で簡
単に集積化されるかもしれない。

この発明は多くの修正および変更の余地があり、すべて
はこの発明の概念の範囲内に収まる。特に、１より低い
ループ６のオープンループ利得が、上に示したような異
なる方法で得られてもよいことをさらに強調する。

さらに、すべての詳細は技術的に均等の他のものに置換
えられてもよい。

【図面の簡単な説明】第１図は先行技術に従う、外部遅延およびスイッチ−オ
フ手段を有する予備スイッチ−オフ回路の略図である。第２図はＳＯＳデータブックにおいて実例として述べら
れるそれ自体既知の装置の実施例を示す。第３図は第２図に示される回路で得られる遅延時間を示
す。第４図はこの発明に従う遅延手段の予備回路の図である
。第５図は第４図に従う予備回路で得られる遅延時間を示
す。第６図はこの発明に従う回路の異なる実施例の図である
。図において、Ｒ５Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５は抵抗
、Ｑｏ、Ｑｌ、Ｇ２、Ｇ３、Ｇ４、Ｇ５、Ｇ６はトラン
ジスタである。手続補正内（方式）１、事件の表示平成１年特許願第１３２５１１号２、発明の名称遅延されたスイッチオフを有する低電圧制御された予備
電子回路３、補正をする者事件との関係　特許出願人住　所　イタリア共和国、（ブロビンス・オフ・ミラノ
＞、２００４１７グラーテ・ブリ７−ンツア、ビア・ヂ
・オリベラティ、２名　称　エツセ・ジ・エッセ・トム
ソン・ミクロエレクトロニクス・エッセーエレ・ニレ代表者　タラウディオ・マツギオー二代表者　エマニュ１ル・ヴ７−ゴ４、代理人住　所　大阪市北区南森町２丁目１番２９号　住友銀行
南森町ビル６、補正の対象図面全図７、補正の内容別紙のとおり。つません。なお、内容についての変更はあ以上

Claims

【特許請求の範囲】

（１）予備スイッチング信号を受ける予備入力と出力を
規定するスイッチング手段（６）と、遅延されたスイッ
チ−オフ信号を発生する遅延手段（９）とを含み、前記
スイッチング手段は２つの制御入力（７、８）を有する
制御された電流源（６）を含み、前記制御入力の一方（
７）は、前記予備スイッチング信号を受けると前記制御
された電流源をオンにスイッチングするために前記予備
入力（１１）に接続され、かつ前記入力の他方（８）は
前記遅延手段（９）に接続され、前記遅延手段（９）も
また前記予備入力（１１）に接続されかつ、前記遅延さ
れたスイッチ−オフ信号を発生するために前記予備スイ
ッチング信号を受け、前記制御された電流源は、前記予
備スイッチング信号を受けるとオンにスイッチされかつ
、前記予備スイッチング信号および前記遅延されたスイ
ッチ−オフ信号がないときオンのままであり、前記制御
された電流源は前記第２制御入力（１１）の前記遅延さ
れたスイッチ−オフ信号によってオフにスイッチされる
、遅延されたスイッチオフを有する低電圧制御された予
備電子回路。
（２）前記制御された電流源は、前記遅延されたスイッ
チ−オフ信号を受けるとき、１より低いオープンループ
電流利得を有する電流ループ（６）を含むことを特徴と
する、請求項１に記載の回路。
（３）前記電流ループ（６）は第１基準電位ライン（Ｖ
＿ｃ＿ｃ）と第２基準電位ライン（接地）との間に直列
に接続されかつ、上部カレントミラーおよび下部カレン
トミラーを規定する、第１ＰＮＰおよび第２ＮＰＮカレ
ントミラー手段（Ｑ＿２−Ｑ＿５）を含み、前記上部お
よび前記下部カレントミラーの間の接続点は各々前記第
１制御入力（７）および前記出力（１０）を規定し、か
つ下部カレントミラー（Ｑ＿４、Ｑ＿５）は前記遅延手
段（９）に接続されかつ前記第２制御入力（８）を規定
することを特徴とする、請求項１に記載の回路。
（４）前記上部カレントミラーは、そのエミッタ端子が
前記第１基準電位ライン（Ｖ＿ｃ＿ｃ）に接続され、そ
のコレクタ端子が前記第１制御入力（７）および前記下
部カレントミラーに接続されるＰＮＰ型の第１トランジ
スタ（Ｑ＿２）と、そのエミッタ端子が前記第１基準電
位ライン（Ｖ＿ｃ＿ｃ）に接続され、そのベース端子が
前記第１トランジスタのベース端子に接続され、かつそ
のコレクタ端子が前記出力（１０）および前記第２カレ
ントミラーに接続される第２ＰＮＰトランジスタ（Ｑ＿
３）とを含み、前記第２カレントミラーは、そのコレク
タ端子が前記第１トランジスタの前記コレクタ端子に接
続されかつそのエミッタ端子が前記遅延回路（９）に接
続される第３ＮＰＮトランジスタ（Ｑ＿４）と、そのコ
レクタ端子が前記第２トランジスタの前記コレクタ端子
に接続され、そのベース端子が前記第３トランジスタの
ベース端子に接続され、かつそのエミッタ端子が前記第
２基準電位ライン（接地）に接続される第４ＮＰＮトラ
ンジスタ（Ｑ＿５）とを含み、前記第２および第３トラ
ンジスタ（Ｑ＿３、Ｑ＿５）はダイオード接続されるこ
とを特徴とする、請求項３に記載の回路。
（５）前記トランジスタのエミッタ領域は、１より低い
前記オープンループ利得を得るように選択されることを
特徴とする、請求項４に記載の回路。
（６）１より低い前記オープンループ利得は、異なる抵
抗のエミッタ縮退抵抗器（Ｒ＿３、Ｒ＿４）を、前記ト
ランジスタ（Ｑ＿４、Ｑ＿５）のエミッタ端子と直列に
配列することによって得られこるとを特徴とする、請求
項４に記載の回路。
（７）前記第１基準電位ライン（Ｖ＿ｃ＿ｃ）と前記電
流ループ（６）の前記入力（７）との間に接続されかつ
前記予備スイッチング信号によって制御される第１電圧
制御電流源（Ｇ＿１）と、第１基準電位ライン（Ｖ＿ｃ
＿ｃ）と遅延手段（９）との間に接続されによって制御
されかつ前記予備スイッチング信号によって制御される
第２電圧制御電流源（Ｇ＿２）によって特徴づけられる
、請求項１に記載の回路。