JPH0245328B2 - - Google Patents
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- JPH0245328B2 JPH0245328B2 JP58020660A JP2066083A JPH0245328B2 JP H0245328 B2 JPH0245328 B2 JP H0245328B2 JP 58020660 A JP58020660 A JP 58020660A JP 2066083 A JP2066083 A JP 2066083A JP H0245328 B2 JPH0245328 B2 JP H0245328B2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
- H01L21/2652—Through-implantation
-
- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
-
- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置、特に高速度、高精度、高
密度で低雑音の半導体装置の製造方法に関するも
のである。
密度で低雑音の半導体装置の製造方法に関するも
のである。
従来例の構成とその問題点
半導体装置は最近ますます高密度化、高精度化
される傾向にあり、セルフアライン化したhFEの
バラツキの少ないトランジスタの開発に対する要
望が高まつている。この要望を満足するため、エ
ミツタ部を耐酸化性被膜を用いてセルフアライン
化するとともにエミツタ及びベースをイオン注入
により形成する方法があり、第１図に各工程にお
ける断面図を示す。以下第１図により説明する。
ｎ形Si基板１の主表面に例えば酸化法によつて酸
化膜２を約4000Å形成し、ベース領域となる部分
に開孔部１００を形成し、Si3N4膜３を500Å堆
積した後に、開孔部１００内のエミツタ領域とな
る部分にSi3N4膜３が残るように、レジスト４を
マスクにSi3N4膜３を除去する（第１図Ａ）。次
に、レジスト４を除去しボロンを含む酸化膜（以
下BSG膜と呼ぶ）５を堆積し、このBSG膜５よ
りボロンを拡散してグラフトベース領域６を形成
する（第１図Ｂ）。この時グラフトベース領域６
のシート抵抗は80Ω／□程度である。この後BSG
膜５を除去し、Si3N4膜３をマスクに酸化を行な
い、約3000Åの酸化膜７を形成する（第１図Ｃ）。
次に、Si3N4膜３を除去し、約300Åの薄い酸化
膜１０を形成した後、酸化膜７をマスクとしてＢ
イオンを加速エネルギー40Kev、ドーズ量１×
1014ions／cm2イオン注入し、N2雰囲気中で1000℃
20分程度の熱処理を施し、活性ベース領域８を形
成する。続いてAsイオンを加速エネルギー
130Kevドーズ量７×1015ions／cm2イオン注入し、
N2雰囲気中で1000℃30分程度の熱処理を施し、
エミツタ領域９を形成する（第１図Ｄ）。この後、
エミツタ領域９上の酸化膜１０を除去し、グラフ
トベース領域６のコンタクト窓を開孔し、Al等
の電極１１，１２を形成する（第１図Ｅ）。
される傾向にあり、セルフアライン化したhFEの
バラツキの少ないトランジスタの開発に対する要
望が高まつている。この要望を満足するため、エ
ミツタ部を耐酸化性被膜を用いてセルフアライン
化するとともにエミツタ及びベースをイオン注入
により形成する方法があり、第１図に各工程にお
ける断面図を示す。以下第１図により説明する。
ｎ形Si基板１の主表面に例えば酸化法によつて酸
化膜２を約4000Å形成し、ベース領域となる部分
に開孔部１００を形成し、Si3N4膜３を500Å堆
積した後に、開孔部１００内のエミツタ領域とな
る部分にSi3N4膜３が残るように、レジスト４を
マスクにSi3N4膜３を除去する（第１図Ａ）。次
に、レジスト４を除去しボロンを含む酸化膜（以
下BSG膜と呼ぶ）５を堆積し、このBSG膜５よ
りボロンを拡散してグラフトベース領域６を形成
する（第１図Ｂ）。この時グラフトベース領域６
のシート抵抗は80Ω／□程度である。この後BSG
膜５を除去し、Si3N4膜３をマスクに酸化を行な
い、約3000Åの酸化膜７を形成する（第１図Ｃ）。
次に、Si3N4膜３を除去し、約300Åの薄い酸化
膜１０を形成した後、酸化膜７をマスクとしてＢ
イオンを加速エネルギー40Kev、ドーズ量１×
1014ions／cm2イオン注入し、N2雰囲気中で1000℃
20分程度の熱処理を施し、活性ベース領域８を形
成する。続いてAsイオンを加速エネルギー
130Kevドーズ量７×1015ions／cm2イオン注入し、
N2雰囲気中で1000℃30分程度の熱処理を施し、
エミツタ領域９を形成する（第１図Ｄ）。この後、
エミツタ領域９上の酸化膜１０を除去し、グラフ
トベース領域６のコンタクト窓を開孔し、Al等
の電極１１，１２を形成する（第１図Ｅ）。
上記の例ではグラフトベース領域６の濃度の最
も高い領域が酸化されてしまうため、グラフトベ
ースのシート抵抗が大きくなる（目標値80Ω／□
に対し180〜190Ω／□となる）。すなわちベース
抵抗が大きくなり、高速化、低雑音化が困難とな
る。また酸化膜７を形成する時、バーズビークが
形成され、エミツタ面積のバラツキが大きくな
る。このため、hFEのバラツキ、あるいはコンパ
レータのペアのトランジスタのベース〜エミツタ
間電圧の差△VBEのバラツキが大きくなり、高精
度の半導体装置の製造が困難になる。
も高い領域が酸化されてしまうため、グラフトベ
ースのシート抵抗が大きくなる（目標値80Ω／□
に対し180〜190Ω／□となる）。すなわちベース
抵抗が大きくなり、高速化、低雑音化が困難とな
る。また酸化膜７を形成する時、バーズビークが
形成され、エミツタ面積のバラツキが大きくな
る。このため、hFEのバラツキ、あるいはコンパ
レータのペアのトランジスタのベース〜エミツタ
間電圧の差△VBEのバラツキが大きくなり、高精
度の半導体装置の製造が困難になる。
発明の目的
本発明はこのような従来の問題に鑑みなされた
もので、本発明は半導体基板上に形成された第１
の不純物領域のシート抵抗を小さく保ち、かつバ
ーズビークの発生を防ぎ、高速、高精度、低雑音
の半導体装置の製造方法を提供することを目的と
する。
もので、本発明は半導体基板上に形成された第１
の不純物領域のシート抵抗を小さく保ち、かつバ
ーズビークの発生を防ぎ、高速、高精度、低雑音
の半導体装置の製造方法を提供することを目的と
する。
発明の構成
本発明は、第１の不純物領域上に多結晶シリコ
ンを形成し、この多結晶シリコンを酸化して、第
２、第３の不純物領域を形成する時のマスクとな
る酸化膜を形成することにより、第１の不純物領
域のシート抵抗を小さく保ちかつバーズビークの
発生を防ぎ、前記素子を製造可能とするものであ
る。
ンを形成し、この多結晶シリコンを酸化して、第
２、第３の不純物領域を形成する時のマスクとな
る酸化膜を形成することにより、第１の不純物領
域のシート抵抗を小さく保ちかつバーズビークの
発生を防ぎ、前記素子を製造可能とするものであ
る。
実施例の説明
本発明の一実施例の構成を図面を用いて説明す
る。
る。
第２図は本発明の一実施例を示す工程断面図を
示すものである。以下第２図に従つて説明する。
示すものである。以下第２図に従つて説明する。
ｎ形Si基板１１の主表面に例えば酸化法によつ
て酸化膜１２を約4000Å形成し、ベースとなる領
域を開孔し、Si3N4膜１３を約1500Å、高濃度リ
ンを含む酸化膜（以下PSG膜と呼ぶ）１４を約
1000Å堆積し、さらに多結晶シリコン１５を約
500Å堆積する（第２図Ａ）。次に、エミツタ領域
となる部分にレジスト１６を形成し、レジスト１
６をマスクにSi3N4膜１３、PSG膜１４、多結晶
シリコン１５を除去する（第２図Ｂ）。次に、
BSG膜１７を堆積し、このBSG膜１７よりボロ
ンを拡散してグラフトベース領域１８（シート抵
抗80Ω／□程度）を形成する（第２図Ｃ）。なお、
ここで他の拡散方法により形成することも可能で
ある。次に、BSG膜１７を除去する。このとき
多結晶シリコン１５がマスクとなりPSG膜１４
はエツチングされない。次に多結晶シリコン１９
を約1500Å堆積し、熱処理を行なうことにより、
PSG膜１４の上部の多結晶シリコン１５，１９
へPSG膜１４よりリンの拡散を行なう（第２図
Ｄ）。次に、たとえば硝酸；フツ酸：酢酸＝50：
１：５のエツチング液により多結晶シリコン１
５，１９をエツチングする。この時リンが拡散さ
れた領域の多結晶シリコン１５，１９のエツチン
グ速度が非常に速いため、PSG膜４の上部の多
結晶シリコン１５，１９のみが除去される（第２
図Ｅ）。この後、PSG膜１４を除去し、Si3N4膜
１３をマスクにして多結晶シリコン１９を酸化す
る。このとき形成される酸化膜２０は、最初の多
結晶シリコン１９が1500Åであるのに対し、約２
倍の3000Åとなる（第２図Ｆ）。また、この場合
多結晶シリコンのみが酸化されるのであつて基板
は酸化されない。次に、Si3N4膜１３を除去し、
約300Å程度の酸化膜２１を形成した後、酸化膜
２０をマスクとして、Ｂイオンを40Kevの加速電
圧で１×1014ions／cm2イオン注入し、続いてN2雰
囲気中で1000℃20分程度の熱処理を施し、活性ベ
ース領域２２を形成し、さらにAsイオンを
130Kevの加速電圧で７×1015ions／cm2イオン注
入した後、N2雰囲気中で1000℃30分程度の熱処
理を施して、エミツタ領域２３を形成する（第２
図Ｇ）。この後、エミツタ領域２３上の酸化膜２
１を除去し、グラフトベース領域１８のコンタク
ト窓を開孔し、Al等の電極２４，２５を形成す
る（第２図Ｈ）。
て酸化膜１２を約4000Å形成し、ベースとなる領
域を開孔し、Si3N4膜１３を約1500Å、高濃度リ
ンを含む酸化膜（以下PSG膜と呼ぶ）１４を約
1000Å堆積し、さらに多結晶シリコン１５を約
500Å堆積する（第２図Ａ）。次に、エミツタ領域
となる部分にレジスト１６を形成し、レジスト１
６をマスクにSi3N4膜１３、PSG膜１４、多結晶
シリコン１５を除去する（第２図Ｂ）。次に、
BSG膜１７を堆積し、このBSG膜１７よりボロ
ンを拡散してグラフトベース領域１８（シート抵
抗80Ω／□程度）を形成する（第２図Ｃ）。なお、
ここで他の拡散方法により形成することも可能で
ある。次に、BSG膜１７を除去する。このとき
多結晶シリコン１５がマスクとなりPSG膜１４
はエツチングされない。次に多結晶シリコン１９
を約1500Å堆積し、熱処理を行なうことにより、
PSG膜１４の上部の多結晶シリコン１５，１９
へPSG膜１４よりリンの拡散を行なう（第２図
Ｄ）。次に、たとえば硝酸；フツ酸：酢酸＝50：
１：５のエツチング液により多結晶シリコン１
５，１９をエツチングする。この時リンが拡散さ
れた領域の多結晶シリコン１５，１９のエツチン
グ速度が非常に速いため、PSG膜４の上部の多
結晶シリコン１５，１９のみが除去される（第２
図Ｅ）。この後、PSG膜１４を除去し、Si3N4膜
１３をマスクにして多結晶シリコン１９を酸化す
る。このとき形成される酸化膜２０は、最初の多
結晶シリコン１９が1500Åであるのに対し、約２
倍の3000Åとなる（第２図Ｆ）。また、この場合
多結晶シリコンのみが酸化されるのであつて基板
は酸化されない。次に、Si3N4膜１３を除去し、
約300Å程度の酸化膜２１を形成した後、酸化膜
２０をマスクとして、Ｂイオンを40Kevの加速電
圧で１×1014ions／cm2イオン注入し、続いてN2雰
囲気中で1000℃20分程度の熱処理を施し、活性ベ
ース領域２２を形成し、さらにAsイオンを
130Kevの加速電圧で７×1015ions／cm2イオン注
入した後、N2雰囲気中で1000℃30分程度の熱処
理を施して、エミツタ領域２３を形成する（第２
図Ｇ）。この後、エミツタ領域２３上の酸化膜２
１を除去し、グラフトベース領域１８のコンタク
ト窓を開孔し、Al等の電極２４，２５を形成す
る（第２図Ｈ）。
以上の本実施例によれば、グラフトベース領域
１８上の酸化膜２０は多結晶シリコン１９を酸化
したものであるため、グラフトベース領域１８の
シート抵抗は約80Ω／□と最後の工程まで低く保
つことが可能となる。また同様の理由により
Si3N4膜１３の下部にバーズビークが形成される
のを防ぐことができる。
１８上の酸化膜２０は多結晶シリコン１９を酸化
したものであるため、グラフトベース領域１８の
シート抵抗は約80Ω／□と最後の工程まで低く保
つことが可能となる。また同様の理由により
Si3N4膜１３の下部にバーズビークが形成される
のを防ぐことができる。
なお、本実施例においてBSG膜１７を除去す
る時のマスクとしてPSG膜１４上に多結晶シリ
コン１５を形成したが、多結晶シリコン１５の代
わりにSi3N4膜でもよい。ただし、その場合は
BSG膜１７を除去した後、続いてこのSi3N4膜を
除去してから多結晶ポリシリコン１９を堆積しな
ければならない。
る時のマスクとしてPSG膜１４上に多結晶シリ
コン１５を形成したが、多結晶シリコン１５の代
わりにSi3N4膜でもよい。ただし、その場合は
BSG膜１７を除去した後、続いてこのSi3N4膜を
除去してから多結晶ポリシリコン１９を堆積しな
ければならない。
また、Ｂイオン及びAsイオンをイオン注入す
る前に約300Åの酸化膜２１を形成したが、この
酸化膜２１はなくてもよい。
る前に約300Åの酸化膜２１を形成したが、この
酸化膜２１はなくてもよい。
発明の効果
以上のように本発明は第１の不純物領域上に多
結晶シリコン膜を形成し、この多結晶シリコンを
酸化することにより、第１の不純物領域の抵抗を
低く保つたまま半導体装置を形成することがで
き、さらにバーズビークの発生を防ぎ、第３の不
純物領域の面積のバラツキを少なくすることが可
能となり、高速度、高精度、高密度で低雑音の半
導体装置が実現できるものである。
結晶シリコン膜を形成し、この多結晶シリコンを
酸化することにより、第１の不純物領域の抵抗を
低く保つたまま半導体装置を形成することがで
き、さらにバーズビークの発生を防ぎ、第３の不
純物領域の面積のバラツキを少なくすることが可
能となり、高速度、高精度、高密度で低雑音の半
導体装置が実現できるものである。
第１図Ａ〜Ｅは従来のトランジスタの工程断面
図、第２図Ａ〜Ｈは本発明によるトランジスタの
工程断面図である。 １３……Si3N4膜、１４……PSG膜、１５……
多結晶シリコン、１７……BSG膜、１８……グ
ラフトベース領域、１９……多結晶シリコン、２
２……活性ベース領域、２３……エミツタ領域。
図、第２図Ａ〜Ｈは本発明によるトランジスタの
工程断面図である。 １３……Si3N4膜、１４……PSG膜、１５……
多結晶シリコン、１７……BSG膜、１８……グ
ラフトベース領域、１９……多結晶シリコン、２
２……活性ベース領域、２３……エミツタ領域。
Claims (1)
- 【特許請求の範囲】 １ 一方導電型の半導体基板の一主表面の一部に
耐酸化性被膜、高濃度一方導電型不純物を含む第
１の酸化膜を順次形成する工程と、前記耐酸化性
被膜をマスクとして拡散により他方導電型の第１
領域を前記半導体基板に形成する工程と、多結晶
シリコンを堆積した後、前記第１の酸化膜より一
方導電型不純物を前記多結晶シリコンに拡散する
工程と、前記第１の酸化膜上の前記多結晶シリコ
ンを選択的に除去する工程と、前記耐酸化性被膜
をマスクに前記多結晶シリコンを酸化し前記半導
体基板上に第２の酸化膜を形成する工程と、前記
第２の酸化膜をマスクとして、他方導電型及び一
方導電型の第２、第３領域を前記半導体基板に形
成し、前記第１領域と前記第２領域を接続すると
同時に、前記第１、第２領域内に前記第３領域を
形成する工程を少なくとも含む半導体装置の製造
方法。 ２ 多結晶シリコンを選択的に除去した後、第１
の酸化膜を除去し、耐酸化性被膜をマスクに多結
晶シリコンを酸化することを特徴とする特許請求
の範囲第１項記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020660A JPS59147454A (ja) | 1983-02-10 | 1983-02-10 | 半導体装置の製造方法 |
| US06/578,036 US4536950A (en) | 1983-02-10 | 1984-02-08 | Method for making semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020660A JPS59147454A (ja) | 1983-02-10 | 1983-02-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59147454A JPS59147454A (ja) | 1984-08-23 |
| JPH0245328B2 true JPH0245328B2 (ja) | 1990-10-09 |
Family
ID=12033361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58020660A Granted JPS59147454A (ja) | 1983-02-10 | 1983-02-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59147454A (ja) |
-
1983
- 1983-02-10 JP JP58020660A patent/JPS59147454A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59147454A (ja) | 1984-08-23 |
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