JPH0478008B2 - - Google Patents
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- JPH0478008B2 JPH0478008B2 JP8383583A JP8383583A JPH0478008B2 JP H0478008 B2 JPH0478008 B2 JP H0478008B2 JP 8383583 A JP8383583 A JP 8383583A JP 8383583 A JP8383583 A JP 8383583A JP H0478008 B2 JPH0478008 B2 JP H0478008B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Landscapes
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置、特に高精度・高密度・高
速度で低雑音の半導体装置の製造方法に関するも
のである。
速度で低雑音の半導体装置の製造方法に関するも
のである。
従来例の構成とその問題点
半導体装置は近年ますます高速・高密度化され
る傾向にあり、セルフアライン化したhFEのバラ
ツキの少ないトランジスタの開発に対する要求が
高まつている。このため、エミツタ部を耐酸化性
膜を用いセルフアライン化し、エミツタ及びべー
スをイオン注入により形成する方法があり、第１
図にその各工程における断面図を示す。
る傾向にあり、セルフアライン化したhFEのバラ
ツキの少ないトランジスタの開発に対する要求が
高まつている。このため、エミツタ部を耐酸化性
膜を用いセルフアライン化し、エミツタ及びべー
スをイオン注入により形成する方法があり、第１
図にその各工程における断面図を示す。
第１図において、ｎ形Si基板１の主表面に例え
ば酸化法によりSiO2膜２を約4000Å形成し、べ
ース領域となる部分に開孔部２０を設ける（第１
図Ａ）。次にポリシリコン３を2000Å堆積すると
ともに130KeVの加速エネルギー、７×1015
ions／cm3でAsをイオン注入する。この条件では
ポリシリコン３中にAsがイオン注入される（第
１図Ｂ）。この後、Si3N4膜４を約500Å堆積する
（第１図Ｃ）。そして、エミツタ形成部にレジスト
５を形成するとともにレジスト５をマスクとして
Si3N4膜４、ポリシリコン３を除去し、レジスト
５及び酸化膜２をマスクとして基板１の表面を約
0.2μｍ程度エツチングする。この時、Asを含ん
だにポリシリコン３はエツチング速度が速いため
Si3N4膜４下のポリシリコン３は斜めエツチされ
る（第１図Ｄ）。次にレジスト５を除去するとと
もにSi3N4４をマスクに酸化を行ない、酸化膜６
を約1500Å形成する。この時Si3N4膜４とポリシ
リコン３の境界には酸化膜は形成されない。この
後、60KeVの加速エネルギー、1.2×1015ions／
cm3のボロンをイオン注入し、熱処理を900℃30分
程度行なうことにより、活性べース７及びグラフ
トべース８を形成する。この熱処理により、ポリ
シリコン３中のAsが拡散され、基板１中にもｎ
形エミツタ領域９が形成される（第１図Ｅ）。こ
の時、ボロンのイオン注入により誘起される欠陥
が基板１及びポリシリコン３部分の破線１０に示
す領域に発生する。この後Si3N4膜４を除去する
とともにグラフトべース８上の酸化膜６の一部を
開孔し、それぞれエミツタ電極１１とべース電極
１２を形成する（第１図Ｆ）。この様にして作成
したトランジスタでは次の様な利点がある。
ば酸化法によりSiO2膜２を約4000Å形成し、べ
ース領域となる部分に開孔部２０を設ける（第１
図Ａ）。次にポリシリコン３を2000Å堆積すると
ともに130KeVの加速エネルギー、７×1015
ions／cm3でAsをイオン注入する。この条件では
ポリシリコン３中にAsがイオン注入される（第
１図Ｂ）。この後、Si3N4膜４を約500Å堆積する
（第１図Ｃ）。そして、エミツタ形成部にレジスト
５を形成するとともにレジスト５をマスクとして
Si3N4膜４、ポリシリコン３を除去し、レジスト
５及び酸化膜２をマスクとして基板１の表面を約
0.2μｍ程度エツチングする。この時、Asを含ん
だにポリシリコン３はエツチング速度が速いため
Si3N4膜４下のポリシリコン３は斜めエツチされ
る（第１図Ｄ）。次にレジスト５を除去するとと
もにSi3N4４をマスクに酸化を行ない、酸化膜６
を約1500Å形成する。この時Si3N4膜４とポリシ
リコン３の境界には酸化膜は形成されない。この
後、60KeVの加速エネルギー、1.2×1015ions／
cm3のボロンをイオン注入し、熱処理を900℃30分
程度行なうことにより、活性べース７及びグラフ
トべース８を形成する。この熱処理により、ポリ
シリコン３中のAsが拡散され、基板１中にもｎ
形エミツタ領域９が形成される（第１図Ｅ）。こ
の時、ボロンのイオン注入により誘起される欠陥
が基板１及びポリシリコン３部分の破線１０に示
す領域に発生する。この後Si3N4膜４を除去する
とともにグラフトべース８上の酸化膜６の一部を
開孔し、それぞれエミツタ電極１１とべース電極
１２を形成する（第１図Ｆ）。この様にして作成
したトランジスタでは次の様な利点がある。
(1) エミツタとエミツタコンダクトのセルフアラ
インにより高密度化できる。
インにより高密度化できる。
(2) エミツタ側面にPn接合がないことにより曲
面接合効果（べース・エミツタが曲面接合して
いると、べース走行時間が長くなる効果）がな
いため、高周波化ができる。
面接合効果（べース・エミツタが曲面接合して
いると、べース走行時間が長くなる効果）がな
いため、高周波化ができる。
(3) グラフトべース８の最高濃度の所に活性べー
スが接続されるためべース抵抗が小さい。
スが接続されるためべース抵抗が小さい。
しかしながら、上記の例ではポリシリコン３中
にAs不純物が含まれており、このポリシリコン
３及び基板１をエツチングする際、第１図Ｄに示
す如く、Si3N4膜４下部が斜めになる。従つて、
酸化膜６の形成後にボロンをイオン注入すると、
イオン注入による欠陥が破線１０に示す如くな
り、エミツタ〜べース接合を欠陥が横切るためエ
ミツタ〜べース間にリーク電流が発生し、このリ
ーク電流のためhFEがバラツキ、高精度のトラン
ジスタが得られない。
にAs不純物が含まれており、このポリシリコン
３及び基板１をエツチングする際、第１図Ｄに示
す如く、Si3N4膜４下部が斜めになる。従つて、
酸化膜６の形成後にボロンをイオン注入すると、
イオン注入による欠陥が破線１０に示す如くな
り、エミツタ〜べース接合を欠陥が横切るためエ
ミツタ〜べース間にリーク電流が発生し、このリ
ーク電流のためhFEがバラツキ、高精度のトラン
ジスタが得られない。
発明の目的
本発明はこのような従来の問題に鑑みなされた
もので、エミツタ〜べース接合部をイオン注入に
よる誘起欠陥が横切るのを防ぐことができ、高精
度・高密度・高速度で低雑音の半導体装置を得る
ことのできる製造方法を提供することを目的とす
るものである。
もので、エミツタ〜べース接合部をイオン注入に
よる誘起欠陥が横切るのを防ぐことができ、高精
度・高密度・高速度で低雑音の半導体装置を得る
ことのできる製造方法を提供することを目的とす
るものである。
発明の構成
本発明は第１の不純物領域と第３の不純物領域
の接合面上に被膜を形成した状態で、他方の導電
型の第１の不純物領域を一方の導電型の半導体基
板にイオン注入により形成し、これとは別に第２
及び第３の不純物領域を同一窓よりそれぞれ他方
及び一方導電型の不純物イオンのイオン注入によ
り形成するとともに、第１の不純物領域と第２の
不純物領域を他方導電型不純物の拡散により接続
するので、第１の不純物領域と第３の不純物領域
との接合部をイオン注入による誘起欠陥が横切る
のを防ぐことができて、リーク電流を少なくで
き、hFEのバラツキの少ない素子を製造可能とす
るものである。
の接合面上に被膜を形成した状態で、他方の導電
型の第１の不純物領域を一方の導電型の半導体基
板にイオン注入により形成し、これとは別に第２
及び第３の不純物領域を同一窓よりそれぞれ他方
及び一方導電型の不純物イオンのイオン注入によ
り形成するとともに、第１の不純物領域と第２の
不純物領域を他方導電型不純物の拡散により接続
するので、第１の不純物領域と第３の不純物領域
との接合部をイオン注入による誘起欠陥が横切る
のを防ぐことができて、リーク電流を少なくで
き、hFEのバラツキの少ない素子を製造可能とす
るものである。
実施例の説明
以下本発明の一実施例を図面に基づいて説明す
る。第２図に本発明の第１の実施例における各工
程断面図を示す。第２図において、ｎ形シリコン
基板１０１の主表面にたとえば酸化法により
SiO2膜１０２を約4000Å形成し、べースとなる
領域に開孔部１０３を設ける（第２図Ａ）、次に、
Si3N4膜１０４を約3000Å堆積する（第２図Ｂ）。
その後、開孔部１０３内にレジスト１０５を形成
し、このレジスト１０５をマスクにSi3N4膜１０
４をドライエツチングする（第２図Ｃ）。レジス
ト１０５を除去後、たとえば多結晶シリコン１０
６を約2000Å堆積する（第２図Ｄ）。次に、多結
晶シリコン１０６を酸化し、SiO2１０７を形成
する（第２図Ｅ）。この時SiO2膜１０７の膜厚は
約4000Åになる。次に、異方性ドライエツチング
によりSiO2膜１０７をエツチングし、Si3N4１０
４の側面にSiO2膜１０７′を残す（第２図Ｆ）。
この後、SiO2膜１０２、SiO2膜１０７、Si3N4膜
１０４をマスクとしてＢイオンを加速電圧
60KeW、１×1015ions／cm3程度イオン注入し、グ
ラフトべース領域１０８を形成する（第２図Ｇ）。
次に、Si3N4膜１０４マスクに選択酸化を行い。
SiO2膜１０９を約3000Å程度形成する（第２図
Ｈ）。さらに、Si3N4膜１０４を除去後、SiO2膜
１０２，１０７′，１０９をマスクにＢイオンを
加速電圧40KeV、１×1014ions／cm3、Asイオン
を加速電圧130KeV、７×1015ions／cm3でそれぞ
れイオン注入を行なう。この後、N2雰囲気中で
1000℃、60分程度の熱処理を施すことにより、イ
オン注入されたＢ及びAsが拡散して活性べース
領域１１０及びエミツタ領域１１１が形成される
とともに、グラフトべース領域１０８と活性べー
ス領域１１０が接続される（第２図Ｉ）。第２図
Ｊは第２図Ｉの破線円１１２の部分を拡大した図
である。第２図Ｊにおいて、破線１１３及び１１
４は、それぞれグラフトべース領域１０８及び活
性べース領域１１０へのイオン注入により誘起さ
れた欠陥層を示す。エミツタ領域１１１へのAs
のイオン注入による欠陥層は、欠陥層１１４より
もずつと浅い領域に形成されるため、ここでは問
題としない。この欠陥層はイオン注入における投
影飛程、すなわち注入イオンの分布が極大となる
領域に形成されるわけであるが、本実施例によれ
ば、SiO2膜１０７′を形成しているため、SiO2膜
１０７′の下部にイオン注入による誘起欠陥の存
在しない領域（破線円１１５で示す）を形成する
ことができ、後の熱処理による注入イオンの拡散
によりグラフトべース領域１０８とエミツタ領域
１１１との接合面がこの無欠陥領域１１５内に位
置するようにしているため、このPn接合面を欠
陥層１１３，１１４が横切ることはない。また、
SiO2膜１０７′の膜厚は、イオン注入における投
影飛程及びイオン注入角度（通常イオン注入で
は、チヤネリングを防ぐために数度の角度をもた
せて、イオンを打ち込んでいる）、エミツタ領域
１１１の横方向への拡散距離等を考慮して決定す
る。本実施例の場合、Ｂイオンを加速エネルギー
60KeV及び40KeVで注入しているが、投影飛程
Rpはそれぞれ約2000Å及び約1300Åであり、注
入角度が7°とすれば、Rp×sin7°より、欠陥層は
SiO2膜１０７′の内側約150Å〜250Åの領域に形
成される。また、エミツタ深さは約3500Åであ
り、横方向にはその0.6倍程度としてSiO2膜１０
７′の内側約2100Åの所に接合が形成される。こ
れらのことより、ある程度の余裕をみてSiO2膜
１０７′の膜厚を約4000Åと決定した。ここで、
本実施例の場合は、多結晶シリコン１０６を酸化
することによりSiO2膜１０７′を形成したが、Ｐ
形不純物を含む多結晶シリコン（ドープトポリシ
リコン）、あるいはCVD酸化膜（BSG膜）により
形成してもよい。この場合、これらの被膜よりＰ
形不純物が拡散されるため、グラフトべース領域
１０８と活性べース領域１１０の接続が不完全に
なるということを防ぐことができる。このあと、
グラフトべース領域１０８上のSiO2膜１０７に
べース窓を開孔し、該べース窓及びエミツタ領域
１１１上にべース電極１１６及びエミツタ電極１
１７を形成し、この装置は完成する（第２図Ｋ）。
る。第２図に本発明の第１の実施例における各工
程断面図を示す。第２図において、ｎ形シリコン
基板１０１の主表面にたとえば酸化法により
SiO2膜１０２を約4000Å形成し、べースとなる
領域に開孔部１０３を設ける（第２図Ａ）、次に、
Si3N4膜１０４を約3000Å堆積する（第２図Ｂ）。
その後、開孔部１０３内にレジスト１０５を形成
し、このレジスト１０５をマスクにSi3N4膜１０
４をドライエツチングする（第２図Ｃ）。レジス
ト１０５を除去後、たとえば多結晶シリコン１０
６を約2000Å堆積する（第２図Ｄ）。次に、多結
晶シリコン１０６を酸化し、SiO2１０７を形成
する（第２図Ｅ）。この時SiO2膜１０７の膜厚は
約4000Åになる。次に、異方性ドライエツチング
によりSiO2膜１０７をエツチングし、Si3N4１０
４の側面にSiO2膜１０７′を残す（第２図Ｆ）。
この後、SiO2膜１０２、SiO2膜１０７、Si3N4膜
１０４をマスクとしてＢイオンを加速電圧
60KeW、１×1015ions／cm3程度イオン注入し、グ
ラフトべース領域１０８を形成する（第２図Ｇ）。
次に、Si3N4膜１０４マスクに選択酸化を行い。
SiO2膜１０９を約3000Å程度形成する（第２図
Ｈ）。さらに、Si3N4膜１０４を除去後、SiO2膜
１０２，１０７′，１０９をマスクにＢイオンを
加速電圧40KeV、１×1014ions／cm3、Asイオン
を加速電圧130KeV、７×1015ions／cm3でそれぞ
れイオン注入を行なう。この後、N2雰囲気中で
1000℃、60分程度の熱処理を施すことにより、イ
オン注入されたＢ及びAsが拡散して活性べース
領域１１０及びエミツタ領域１１１が形成される
とともに、グラフトべース領域１０８と活性べー
ス領域１１０が接続される（第２図Ｉ）。第２図
Ｊは第２図Ｉの破線円１１２の部分を拡大した図
である。第２図Ｊにおいて、破線１１３及び１１
４は、それぞれグラフトべース領域１０８及び活
性べース領域１１０へのイオン注入により誘起さ
れた欠陥層を示す。エミツタ領域１１１へのAs
のイオン注入による欠陥層は、欠陥層１１４より
もずつと浅い領域に形成されるため、ここでは問
題としない。この欠陥層はイオン注入における投
影飛程、すなわち注入イオンの分布が極大となる
領域に形成されるわけであるが、本実施例によれ
ば、SiO2膜１０７′を形成しているため、SiO2膜
１０７′の下部にイオン注入による誘起欠陥の存
在しない領域（破線円１１５で示す）を形成する
ことができ、後の熱処理による注入イオンの拡散
によりグラフトべース領域１０８とエミツタ領域
１１１との接合面がこの無欠陥領域１１５内に位
置するようにしているため、このPn接合面を欠
陥層１１３，１１４が横切ることはない。また、
SiO2膜１０７′の膜厚は、イオン注入における投
影飛程及びイオン注入角度（通常イオン注入で
は、チヤネリングを防ぐために数度の角度をもた
せて、イオンを打ち込んでいる）、エミツタ領域
１１１の横方向への拡散距離等を考慮して決定す
る。本実施例の場合、Ｂイオンを加速エネルギー
60KeV及び40KeVで注入しているが、投影飛程
Rpはそれぞれ約2000Å及び約1300Åであり、注
入角度が7°とすれば、Rp×sin7°より、欠陥層は
SiO2膜１０７′の内側約150Å〜250Åの領域に形
成される。また、エミツタ深さは約3500Åであ
り、横方向にはその0.6倍程度としてSiO2膜１０
７′の内側約2100Åの所に接合が形成される。こ
れらのことより、ある程度の余裕をみてSiO2膜
１０７′の膜厚を約4000Åと決定した。ここで、
本実施例の場合は、多結晶シリコン１０６を酸化
することによりSiO2膜１０７′を形成したが、Ｐ
形不純物を含む多結晶シリコン（ドープトポリシ
リコン）、あるいはCVD酸化膜（BSG膜）により
形成してもよい。この場合、これらの被膜よりＰ
形不純物が拡散されるため、グラフトべース領域
１０８と活性べース領域１１０の接続が不完全に
なるということを防ぐことができる。このあと、
グラフトべース領域１０８上のSiO2膜１０７に
べース窓を開孔し、該べース窓及びエミツタ領域
１１１上にべース電極１１６及びエミツタ電極１
１７を形成し、この装置は完成する（第２図Ｋ）。
次に、第３図に本発明の第２の実施例における
各工程断面図を示す。第３図においてｎ形シリコ
ン基板２０１の主表面に例えば酸化法により
SiO2膜２０２を約4000Å形成し、べース領域に
開孔部２０３を設ける（第３図Ａ）。次に、Si3
N4膜２０４、多結晶シリコン２０５、Si3N4膜２
０６を順次堆積する（第３図Ｂ）。次に、開孔部
２０３内にレジスト２０７を形成し、ドライエツ
チングによりSi3N4膜２０６、多結晶シリコン２
０５、Si3N4膜２０４を順次エツチングする（第
３図Ｃ）。レジスト２０７を除去した後、多結晶
シリコン２０８を堆積する（第３図Ｄ）。ここで、
第１の実施例でも述べたが、多結晶シリコン２０
８の代わりにドープトポリシリコンあるいは
BSG膜を堆積してもよい。この後、多結晶シリ
コン２０８を酸化してSiO2膜２０９を形成する
（第３図Ｅ）。次に異方性ドライエツチングによ
り、SiO2膜２０９をエツチングし、Si3N4膜２０
４，２０６及び多結晶シリコン２０５の側面に
SiO2膜２０９′を残す（第３図Ｆ）。次にSiO2膜
２０２，２０９′、Si3N4膜２０４，２０６、多
結晶シリコン２０５をマスクとしてＢイオンを加
速エネルギー60KeV、１×1015ions／cm3でイオン
注入し、グラフトべース領域２１０を形成する
（第３図Ｇ）。次に、Si3N4膜２０６をマスクに選
択酸化を行ない、SiO2膜２１１を形成する（第
３図Ｈ）。この後、Si3N4膜２０６及び多結晶シ
リコン２０５を除去してからSiO2膜２０２，２
０９′，２１１をマスクとしてSi3N4膜２０４を
通して第１の実施例と同様にＢとAsのイオン注
入を行ない、さらにN2雰囲気中で1000℃、60分
程度の熱処理を施し、活性べース領域２１２及び
エミツタ領域２１３を形成するとともに、グラフ
トべース領域２１０と活性べース領域２１２を接
続する（第３図Ｉ）。この後、Si3N4膜２０４を
除去し、グラフトべース領域２１０上にべース窓
を開孔した後、第１の実施例と同様にべース電極
及びエミツタ電極を形成してこの装置は完成す
る。
各工程断面図を示す。第３図においてｎ形シリコ
ン基板２０１の主表面に例えば酸化法により
SiO2膜２０２を約4000Å形成し、べース領域に
開孔部２０３を設ける（第３図Ａ）。次に、Si3
N4膜２０４、多結晶シリコン２０５、Si3N4膜２
０６を順次堆積する（第３図Ｂ）。次に、開孔部
２０３内にレジスト２０７を形成し、ドライエツ
チングによりSi3N4膜２０６、多結晶シリコン２
０５、Si3N4膜２０４を順次エツチングする（第
３図Ｃ）。レジスト２０７を除去した後、多結晶
シリコン２０８を堆積する（第３図Ｄ）。ここで、
第１の実施例でも述べたが、多結晶シリコン２０
８の代わりにドープトポリシリコンあるいは
BSG膜を堆積してもよい。この後、多結晶シリ
コン２０８を酸化してSiO2膜２０９を形成する
（第３図Ｅ）。次に異方性ドライエツチングによ
り、SiO2膜２０９をエツチングし、Si3N4膜２０
４，２０６及び多結晶シリコン２０５の側面に
SiO2膜２０９′を残す（第３図Ｆ）。次にSiO2膜
２０２，２０９′、Si3N4膜２０４，２０６、多
結晶シリコン２０５をマスクとしてＢイオンを加
速エネルギー60KeV、１×1015ions／cm3でイオン
注入し、グラフトべース領域２１０を形成する
（第３図Ｇ）。次に、Si3N4膜２０６をマスクに選
択酸化を行ない、SiO2膜２１１を形成する（第
３図Ｈ）。この後、Si3N4膜２０６及び多結晶シ
リコン２０５を除去してからSiO2膜２０２，２
０９′，２１１をマスクとしてSi3N4膜２０４を
通して第１の実施例と同様にＢとAsのイオン注
入を行ない、さらにN2雰囲気中で1000℃、60分
程度の熱処理を施し、活性べース領域２１２及び
エミツタ領域２１３を形成するとともに、グラフ
トべース領域２１０と活性べース領域２１２を接
続する（第３図Ｉ）。この後、Si3N4膜２０４を
除去し、グラフトべース領域２１０上にべース窓
を開孔した後、第１の実施例と同様にべース電極
及びエミツタ電極を形成してこの装置は完成す
る。
この方法では第１の実施例と同様にエミツタ領
域２１３とエミツタコンタクトをセルフアライン
化でき、さらにグラフトべース領域２１０とエミ
ツタ領域２１３の接合部をイオン注入による誘起
欠陥が横切らないということに加えて、Si3N4膜
２０９を通してＢ及びAsのイオン注入を行なう
ため、イオン注入によるエミツタ領域２１３表面
における損傷防ぐことができる。
域２１３とエミツタコンタクトをセルフアライン
化でき、さらにグラフトべース領域２１０とエミ
ツタ領域２１３の接合部をイオン注入による誘起
欠陥が横切らないということに加えて、Si3N4膜
２０９を通してＢ及びAsのイオン注入を行なう
ため、イオン注入によるエミツタ領域２１３表面
における損傷防ぐことができる。
発明の効果
以上本発明のように、第１の不純物領域と第２
の不純物領域を別々にイオン注入により形成し、
かつ拡散により第１及び第２の不純物領域を接続
するので、第１の不純物領域と第３の不純物領域
との接合部をイオン注入による誘起欠陥が横切る
のを防ぐことができ、高精度・高密度・高速度で
低雑音の半導体装置を提供できる。すなわち、本
発明は次の様な特徴を有する。
の不純物領域を別々にイオン注入により形成し、
かつ拡散により第１及び第２の不純物領域を接続
するので、第１の不純物領域と第３の不純物領域
との接合部をイオン注入による誘起欠陥が横切る
のを防ぐことができ、高精度・高密度・高速度で
低雑音の半導体装置を提供できる。すなわち、本
発明は次の様な特徴を有する。
(A) エミツタとグラフトべースの接合面上に被膜
を形成した状態で前記エミツタ及びグラフトべ
ースをイオン注入により形成するので、イオン
注入による誘起欠陥が接合面を横切るのを防ぐ
ことにより、Pn接合でのリーク電流を小さく
でき、hFEのバラツキの小さい高精度の半導体
装置を提供できる。
を形成した状態で前記エミツタ及びグラフトべ
ースをイオン注入により形成するので、イオン
注入による誘起欠陥が接合面を横切るのを防ぐ
ことにより、Pn接合でのリーク電流を小さく
でき、hFEのバラツキの小さい高精度の半導体
装置を提供できる。
(B) グラフトべースをイオン注入で形成すること
により、最大濃度領域をシリコン基板内に形成
できるため、後の酸化によるグラフトべース領
域のシート抵抗の上昇を抑えて、べース抵抗を
小さく保つことができ、高速で低雑音の半導体
装置が提供できる。
により、最大濃度領域をシリコン基板内に形成
できるため、後の酸化によるグラフトべース領
域のシート抵抗の上昇を抑えて、べース抵抗を
小さく保つことができ、高速で低雑音の半導体
装置が提供できる。
(C) グラフトべースをイオン注入で形成すること
により、クラフトべースの接合深さを浅くで
き、高密度の半導体装置を提供できる。
により、クラフトべースの接合深さを浅くで
き、高密度の半導体装置を提供できる。
(D) クラフトべースをイオン注入で形成すること
により、クラフトべースのエミツタ領域へのは
いり込みを小さくでき、hFEの面積依存性の小
さい半導体装置を提供できる。
により、クラフトべースのエミツタ領域へのは
いり込みを小さくでき、hFEの面積依存性の小
さい半導体装置を提供できる。
第１図Ａ〜Ｆは従来のnpnトランジスタの製造
工程断面図、第２図Ａ〜Ｋ及び第３図Ａ〜Ｉはそ
れぞれ本発明によるnpnトランジスタの製造工程
断面図である。 １０１，２０１……半導体基板、１０４，２０
４，２０６……Si3N4膜、１０６，２０５，２０
８……多結晶シリコン、１０７，１０７′，２０
９，２０９′……SiO2膜、１０８，２１０……グ
ラフトべース領域、１１０，２１２……活性べー
ス領域、１１１，２１３……エミツタ領域、１１
３，１１４……イオン注入による誘起欠陥、１１
６……べース電極、１１７……エミツタ電極。
工程断面図、第２図Ａ〜Ｋ及び第３図Ａ〜Ｉはそ
れぞれ本発明によるnpnトランジスタの製造工程
断面図である。 １０１，２０１……半導体基板、１０４，２０
４，２０６……Si3N4膜、１０６，２０５，２０
８……多結晶シリコン、１０７，１０７′，２０
９，２０９′……SiO2膜、１０８，２１０……グ
ラフトべース領域、１１０，２１２……活性べー
ス領域、１１１，２１３……エミツタ領域、１１
３，１１４……イオン注入による誘起欠陥、１１
６……べース電極、１１７……エミツタ電極。
Claims (1)
- 【特許請求の範囲】 １ 一方の導電型の半導体基板の一部に第１の被
膜を形成する工程と、この第１の被膜の側面に第
２の被膜を形成する工程と、前記第１の被膜及び
前記第２の被膜をマスクとし、イオン注入により
他方の導電型の第１領域を前記半導体基板に形成
する工程と、前記第１領域上に第３の被膜を形成
する工程と、前記第１の被膜を除去したのち、前
記第２の被膜及び前記第３の被膜をマスクとし
て、イオン注入により他方の導電型及び一方の導
電型の第２、第３領域を前記半導体基板に形成す
る工程と、前記半導体基板を熱処理し、前記第１
領域と前記第２領域を接続するとともに、前記第
１、第２領域内に前記第３領域を形成する工程と
を含む半導体装置の製造方法。 ２ 第１の被膜は、耐酸化性被膜からなり、前記
第１の被膜をマスクとして選択酸化により第３の
被膜を形成することを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。 ３ 第２の被膜は不純物を含む被膜であることを
特徴とする特許請求の範囲第１項記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8383583A JPS59208779A (ja) | 1983-05-12 | 1983-05-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8383583A JPS59208779A (ja) | 1983-05-12 | 1983-05-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59208779A JPS59208779A (ja) | 1984-11-27 |
| JPH0478008B2 true JPH0478008B2 (ja) | 1992-12-10 |
Family
ID=13813753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8383583A Granted JPS59208779A (ja) | 1983-05-12 | 1983-05-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59208779A (ja) |
-
1983
- 1983-05-12 JP JP8383583A patent/JPS59208779A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59208779A (ja) | 1984-11-27 |
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