JPH0245329B2 - - Google Patents
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- JPH0245329B2 JPH0245329B2 JP58020663A JP2066383A JPH0245329B2 JP H0245329 B2 JPH0245329 B2 JP H0245329B2 JP 58020663 A JP58020663 A JP 58020663A JP 2066383 A JP2066383 A JP 2066383A JP H0245329 B2 JPH0245329 B2 JP H0245329B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置、特に高速度、高精度で低
雑音の半導体装置の製造方法に関するものであ
る。
雑音の半導体装置の製造方法に関するものであ
る。
従来例の構成とその問題点
半導体装置は最近ますます高密度化、高精度化
される傾向にあり、セルフアライン化したhFEの
バラツキの少ないトランジスタの開発に対する要
望が高まつている。この要望を満足するため、エ
ミツタ部を耐酸化性被膜を用いてセルフアライン
化するとともにエミツタ及びベースをイオン注入
により形成する方法があり、第１図に各工程にお
ける断面図を示す。以下第１図により説明する。
ｎ形Si基板１の主表面に例えば酸化法によつて酸
化膜を約4000Å形成し、ベース領域となる部分に
開孔部１００を形成し、Si3N4膜３を500Å堆積
した後に開孔部１００内のエミツタ領域となる部
分にSi3N4膜３が残るように、レジスト４をマス
クにSi3N4膜３を除去する（第１図Ａ）。次に、
レジスト４を除去しボロンを含む酸化膜（以下
BSG膜と呼ぶ）５を堆積し、このBSG膜５より
ボロンを拡散してグラフトベース領域６を形成す
る（第１図Ｂ）。この時グラフトベース領域６の
シート抵抗は80Ω／□程度である。この後BSG膜
５を除去し、Si3N4膜３をマスクに酸化を行な
い、約3000Åの酸化膜７を形成する（第１図ｃ）。
次に、Si3N4膜３を除去し、約300Åの薄い酸化
膜８を形成した後、酸化膜７をマスクとしてＢイ
オンを加速エネルギー40KeV、ドーズ量１×
1014ions／cm2イオン注入し、N2雰囲気中で1000℃
20分程度の熱処理を施し、活性ベース領域９を形
成する。続いてAsイオンを加速エネルギー
130KeV、ドーズ量７×1015ions／cm2イオン注入
し、N2雰囲気中で1000℃30分程度の熱処理を施
し、エミツタ領域１０を形成する（第１図Ｄ）。
この後、エミツタ領域１０上の酸化膜８を除去
し、グラフトベース領域６のコンタクト窓を開孔
し、Al等の電極１１，１２を形成する（第１図
Ｅ）。
される傾向にあり、セルフアライン化したhFEの
バラツキの少ないトランジスタの開発に対する要
望が高まつている。この要望を満足するため、エ
ミツタ部を耐酸化性被膜を用いてセルフアライン
化するとともにエミツタ及びベースをイオン注入
により形成する方法があり、第１図に各工程にお
ける断面図を示す。以下第１図により説明する。
ｎ形Si基板１の主表面に例えば酸化法によつて酸
化膜を約4000Å形成し、ベース領域となる部分に
開孔部１００を形成し、Si3N4膜３を500Å堆積
した後に開孔部１００内のエミツタ領域となる部
分にSi3N4膜３が残るように、レジスト４をマス
クにSi3N4膜３を除去する（第１図Ａ）。次に、
レジスト４を除去しボロンを含む酸化膜（以下
BSG膜と呼ぶ）５を堆積し、このBSG膜５より
ボロンを拡散してグラフトベース領域６を形成す
る（第１図Ｂ）。この時グラフトベース領域６の
シート抵抗は80Ω／□程度である。この後BSG膜
５を除去し、Si3N4膜３をマスクに酸化を行な
い、約3000Åの酸化膜７を形成する（第１図ｃ）。
次に、Si3N4膜３を除去し、約300Åの薄い酸化
膜８を形成した後、酸化膜７をマスクとしてＢイ
オンを加速エネルギー40KeV、ドーズ量１×
1014ions／cm2イオン注入し、N2雰囲気中で1000℃
20分程度の熱処理を施し、活性ベース領域９を形
成する。続いてAsイオンを加速エネルギー
130KeV、ドーズ量７×1015ions／cm2イオン注入
し、N2雰囲気中で1000℃30分程度の熱処理を施
し、エミツタ領域１０を形成する（第１図Ｄ）。
この後、エミツタ領域１０上の酸化膜８を除去
し、グラフトベース領域６のコンタクト窓を開孔
し、Al等の電極１１，１２を形成する（第１図
Ｅ）。
上記の例ではグラフトベース領域６の濃度の最
も高い領域が酸化されてしまうため、グラフトベ
ースのシート抵抗が大きくなる（目標値80Ω／□
に対し180〜190Ω／□となる）。すなわちベース
抵抗が大きくなり、高速化、低雑音化が困難とな
る。また酸化膜７を形成する時、バーズビークが
形成され、エミツタ面積のバラツキが大きくな
る。このため、hFEのバラツキ、あるいはコンパ
レータのペアのトランジスタのベース〜エミツタ
間電圧の差ΔVBEのバラツキが大きくなり、高精
度の半導体装置の製造が困難になる。
も高い領域が酸化されてしまうため、グラフトベ
ースのシート抵抗が大きくなる（目標値80Ω／□
に対し180〜190Ω／□となる）。すなわちベース
抵抗が大きくなり、高速化、低雑音化が困難とな
る。また酸化膜７を形成する時、バーズビークが
形成され、エミツタ面積のバラツキが大きくな
る。このため、hFEのバラツキ、あるいはコンパ
レータのペアのトランジスタのベース〜エミツタ
間電圧の差ΔVBEのバラツキが大きくなり、高精
度の半導体装置の製造が困難になる。
第２図は、本発明者らが先に提案した半導体装
置の製造方法である。以下第２図に従つて説明す
る。
置の製造方法である。以下第２図に従つて説明す
る。
ｎ形Si基板１の主表面に例えば酸化法によつて
酸化膜２を約4000Å形成し、ベースとなる領域を
開孔し、Si3N4膜３を約1500Å、高濃度リンを含
む酸化膜（以下PSG膜と呼ぶ）２０を約1000Å
堆積し、さらに多結晶シリコン２１を約500Å堆
積する（第２図Ａ）。次に、エミツタ領域となる
部分にレジスト２２を形成し、レジスト２２をマ
スクにSi3N4膜３、PSG膜２０、多結晶シリコン
２１を選択的に除去する。（第２図Ｂ）。次にレジ
スト２２を除去した後、BSG膜２３を堆積し、
このBSG膜２３よりボロンを拡散してグラフト
ベース領域６（シート抵抗８０Ω／□程度を形成
する（第２図Ｃ）。なお、ここで領域６は他の拡
散方法により形成することも可能である。次に、
BSG膜２３を除去し、多結晶シリコン２４を約
1500Å堆積し、熱処理を行なうことにより、
PSG膜２０の上部の多結晶シリコン２１，２４
PSG膜２０よりリンの拡散を行なう（第２図
Ｄ）。
酸化膜２を約4000Å形成し、ベースとなる領域を
開孔し、Si3N4膜３を約1500Å、高濃度リンを含
む酸化膜（以下PSG膜と呼ぶ）２０を約1000Å
堆積し、さらに多結晶シリコン２１を約500Å堆
積する（第２図Ａ）。次に、エミツタ領域となる
部分にレジスト２２を形成し、レジスト２２をマ
スクにSi3N4膜３、PSG膜２０、多結晶シリコン
２１を選択的に除去する。（第２図Ｂ）。次にレジ
スト２２を除去した後、BSG膜２３を堆積し、
このBSG膜２３よりボロンを拡散してグラフト
ベース領域６（シート抵抗８０Ω／□程度を形成
する（第２図Ｃ）。なお、ここで領域６は他の拡
散方法により形成することも可能である。次に、
BSG膜２３を除去し、多結晶シリコン２４を約
1500Å堆積し、熱処理を行なうことにより、
PSG膜２０の上部の多結晶シリコン２１，２４
PSG膜２０よりリンの拡散を行なう（第２図
Ｄ）。
次に、たとえば、硝酸：フツ酸：酢酸＝50：
１：５のエツチング液により多結晶シリコン２
１，２４をエツチングする。この時リンが拡散さ
れた領域の多結晶シリコン２１，２４のエツチン
グ速度が非常に速いため、PSG膜２０の上部の
多結晶シリコン２１，２４が除去される（第２図
Ｅ）。この後、PSG膜２０を除去し、Si3N4膜３
をマスクにして多結晶シリコン２４を酸化する。
このとき形成される酸化膜２５は、最初の多結晶
シリコン２４が1500Åであるのに対し、約２倍の
3000Åとなる（第２図Ｆ）。また、この場合多結
晶シリコンのみが酸化されるのであつて基板は酸
化されない。次に、Si3N4膜３を除去し、約300
Å程度の酸化膜２６を形成した後、酸化膜２５を
マスクとして、Ｂイオンを40KeVの加速電圧で
１×1014ions／cm2イオン注入し、続いてN2雰囲気
中で1000℃20分程度の熱処理を施し、活性ベース
領域９を形成し、さらにAsイオンを130KeVの加
速電圧で７×1015ions／cm2イオン注入した後、N2
雰囲気中で1000℃30分程度の熱処理を施し、エミ
ツタ領域１０を形成する（第２図Ｇ）。この後、
エミツタ領域１０上の酸化膜２６を除去し、グラ
フトベース領域６のコンタクト窓を開孔し、Al
等の電極１１，１２を形成する（第２図Ｈ）。
１：５のエツチング液により多結晶シリコン２
１，２４をエツチングする。この時リンが拡散さ
れた領域の多結晶シリコン２１，２４のエツチン
グ速度が非常に速いため、PSG膜２０の上部の
多結晶シリコン２１，２４が除去される（第２図
Ｅ）。この後、PSG膜２０を除去し、Si3N4膜３
をマスクにして多結晶シリコン２４を酸化する。
このとき形成される酸化膜２５は、最初の多結晶
シリコン２４が1500Åであるのに対し、約２倍の
3000Åとなる（第２図Ｆ）。また、この場合多結
晶シリコンのみが酸化されるのであつて基板は酸
化されない。次に、Si3N4膜３を除去し、約300
Å程度の酸化膜２６を形成した後、酸化膜２５を
マスクとして、Ｂイオンを40KeVの加速電圧で
１×1014ions／cm2イオン注入し、続いてN2雰囲気
中で1000℃20分程度の熱処理を施し、活性ベース
領域９を形成し、さらにAsイオンを130KeVの加
速電圧で７×1015ions／cm2イオン注入した後、N2
雰囲気中で1000℃30分程度の熱処理を施し、エミ
ツタ領域１０を形成する（第２図Ｇ）。この後、
エミツタ領域１０上の酸化膜２６を除去し、グラ
フトベース領域６のコンタクト窓を開孔し、Al
等の電極１１，１２を形成する（第２図Ｈ）。
上記の提案例では普通の酸化膜に比べエツチン
グ速度の非常に速くPSG膜２０があるために、
BSG膜２３を堆積する前にグラフトベースとな
る領域６上のnatural oxideを除去するためのデ
イツプエツチを行なうことができない。そのため
にグラフトベース領域６のシート抵抗が、たとえ
ば目標値80Ω／□に対し、80〜150／□と大きく
バラツいてしまう。
グ速度の非常に速くPSG膜２０があるために、
BSG膜２３を堆積する前にグラフトベースとな
る領域６上のnatural oxideを除去するためのデ
イツプエツチを行なうことができない。そのため
にグラフトベース領域６のシート抵抗が、たとえ
ば目標値80Ω／□に対し、80〜150／□と大きく
バラツいてしまう。
また、PSG膜２０から多結晶シリコン２１，
２４へリンを拡散する場合、PSG膜２０の上部
の多結晶シリコン２１，２４中へのみ拡散する必
要があるが、実際には制御が困難であり、横及び
下方向へも拡散される。そのため、多結晶シリコ
ン２１，２４を選択除去する際にPSG膜の上部
のみならず及び下方向の多結晶シリコン２４まで
除去され（第２図Ｅの点線円内）、多結晶シリコ
ン２４の酸化時にグラフトベース領域６を酸化さ
れ、ベース抵抗が増加する。また酸化膜２６を除
去する時、オーバーエツチ時間が長いと前記の点
線円内に形成された酸化膜が薄くなり、エミツタ
領域１０とグラフトベース領域６がシヨートする
可能性がある。
２４へリンを拡散する場合、PSG膜２０の上部
の多結晶シリコン２１，２４中へのみ拡散する必
要があるが、実際には制御が困難であり、横及び
下方向へも拡散される。そのため、多結晶シリコ
ン２１，２４を選択除去する際にPSG膜の上部
のみならず及び下方向の多結晶シリコン２４まで
除去され（第２図Ｅの点線円内）、多結晶シリコ
ン２４の酸化時にグラフトベース領域６を酸化さ
れ、ベース抵抗が増加する。また酸化膜２６を除
去する時、オーバーエツチ時間が長いと前記の点
線円内に形成された酸化膜が薄くなり、エミツタ
領域１０とグラフトベース領域６がシヨートする
可能性がある。
発明の目的
本発明はこのような従来の問題に鑑みなされた
もので、グラフトベース等の不純物領域のシート
抵抗を小さく保つとともに、シート抵抗のバラツ
キを小さくし高速、高精度で低雑音の半導体装置
を提供することを目的とする。
もので、グラフトベース等の不純物領域のシート
抵抗を小さく保つとともに、シート抵抗のバラツ
キを小さくし高速、高精度で低雑音の半導体装置
を提供することを目的とする。
発明の構成
本発明は、高濃度一方導電型不純物を含む第１
の酸化膜（たとえばPSG膜）の側面に、酸化膜
のエツチング液（たとえば水：フツ酸＝50：１あ
るいはフツ化アンモニウム：フツ酸＝10：２等）
に対して十分マスクとなりかつ、PSG膜中のリ
ンの拡散を阻止する被膜を形成し第１の不純物領
域形成前にデイツプエツチが行なえるようにし、
かつPSG膜の横あるいは下方の多結晶シリコン
中へのリンの拡散を防ぐことにより第１の不純物
領域のシート抵抗を小さく、かつバラツキを小さ
くして前記素子を製造可能とするものである。
の酸化膜（たとえばPSG膜）の側面に、酸化膜
のエツチング液（たとえば水：フツ酸＝50：１あ
るいはフツ化アンモニウム：フツ酸＝10：２等）
に対して十分マスクとなりかつ、PSG膜中のリ
ンの拡散を阻止する被膜を形成し第１の不純物領
域形成前にデイツプエツチが行なえるようにし、
かつPSG膜の横あるいは下方の多結晶シリコン
中へのリンの拡散を防ぐことにより第１の不純物
領域のシート抵抗を小さく、かつバラツキを小さ
くして前記素子を製造可能とするものである。
すなわち、本発明は第２図の方法を改良したも
のであつて、たとえば、PSG膜の側面に被膜を
形成して、 (1) BSG膜の堆積前にデイツプエツチを行うこ
とを可能とし、グラフトベース領域のシート抵
抗のバラツキを小さくする。
のであつて、たとえば、PSG膜の側面に被膜を
形成して、 (1) BSG膜の堆積前にデイツプエツチを行うこ
とを可能とし、グラフトベース領域のシート抵
抗のバラツキを小さくする。
(2) PSG膜の横及び下方向の多結晶シリコンへ
のリンの拡散を防ぎ、PSG膜上の多結晶シリ
コンのみを簡単に除去することが可能となりベ
ース抵抗を小さく保ち、ベース〜エミツタ間の
シヨートを防ぐ。
のリンの拡散を防ぎ、PSG膜上の多結晶シリ
コンのみを簡単に除去することが可能となりベ
ース抵抗を小さく保ち、ベース〜エミツタ間の
シヨートを防ぐ。
ことが可能となる。
実施例の説明
第３図は本発明の一実施例に示す工程断面図を
示すものである。以下第３図に従つて説明する。
先に示した提案と同様の方法によりエミツタ領域
となる部分にSi3N4膜３、PSG膜２０、多結晶シ
リコン２１を順次形成した後、Si3N4膜３０を堆
積する（第３図Ａ）。次に異方性エツチングによ
りPSG膜４の側面にSi3N4膜３０を残す（第３図
Ｂ）。この後、水：フツ酸＝50：１の液によりデ
イツプエツチを行ないグラフトベースとなる領域
上のnatural oxideを除去し、BSG膜３１を堆積
し、このBSG膜３１よりボロンを拡散してグラ
フトベース領域６（シート抵抗80Ω／□程度）を
形成する（第３図Ｃ）。なお、ここで他の拡散方
法により形成することも可能である。次に、
BSG膜３１を除去する。このときPSG膜２０の
上には多結晶シリコンが、また側面にはSi3N4膜
３０が形成されているため、BSG膜３１のオー
バエツチによりPSG膜２０がエツチングされる
のを防ぐことができる（第３図Ｄ）。Si3N4膜３
０を除去した後、先の第２図と同様の方法により
グラフトベース領域６上に多結晶シリコン膜を形
成し、これを酸化して酸化膜を形成し、イオン注
入により活性ベース、エミツタを形成したのち、
電極を形成することにより、この装置は完成す
る。
示すものである。以下第３図に従つて説明する。
先に示した提案と同様の方法によりエミツタ領域
となる部分にSi3N4膜３、PSG膜２０、多結晶シ
リコン２１を順次形成した後、Si3N4膜３０を堆
積する（第３図Ａ）。次に異方性エツチングによ
りPSG膜４の側面にSi3N4膜３０を残す（第３図
Ｂ）。この後、水：フツ酸＝50：１の液によりデ
イツプエツチを行ないグラフトベースとなる領域
上のnatural oxideを除去し、BSG膜３１を堆積
し、このBSG膜３１よりボロンを拡散してグラ
フトベース領域６（シート抵抗80Ω／□程度）を
形成する（第３図Ｃ）。なお、ここで他の拡散方
法により形成することも可能である。次に、
BSG膜３１を除去する。このときPSG膜２０の
上には多結晶シリコンが、また側面にはSi3N4膜
３０が形成されているため、BSG膜３１のオー
バエツチによりPSG膜２０がエツチングされる
のを防ぐことができる（第３図Ｄ）。Si3N4膜３
０を除去した後、先の第２図と同様の方法により
グラフトベース領域６上に多結晶シリコン膜を形
成し、これを酸化して酸化膜を形成し、イオン注
入により活性ベース、エミツタを形成したのち、
電極を形成することにより、この装置は完成す
る。
以上の本実施例によれば、PSG膜２０の側面
にはSi3N4膜３０が形成されているため、BSG膜
３１を堆積する前にデイツプエツチが行なえるよ
うになり、グラフトベース領域６のシート抵抗の
バラツキを小さくすることができる。また、
BSG膜３１を除去する際にオーバーエツチを行
なつても、PSG膜２０がエツチングされてしま
うことがなく、エツチング工程が容易となる。
にはSi3N4膜３０が形成されているため、BSG膜
３１を堆積する前にデイツプエツチが行なえるよ
うになり、グラフトベース領域６のシート抵抗の
バラツキを小さくすることができる。また、
BSG膜３１を除去する際にオーバーエツチを行
なつても、PSG膜２０がエツチングされてしま
うことがなく、エツチング工程が容易となる。
尚、PSG膜２０上の多結晶シリコン２１の代
わりにSi3N4膜を形成してもよい。
わりにSi3N4膜を形成してもよい。
発明の効果
以上のように本発明は、PSG膜側面に酸化膜
のエツチング液に対して十分マスクとなり、かつ
リンの拡散を阻止する被膜を形成することにより
第１の不純物領域のシート抵抗を小さく保ち、か
つバラツキを小さくすることが可能となり、高
速、高精度で低雑音の半導体装置が実現できるも
のである。
のエツチング液に対して十分マスクとなり、かつ
リンの拡散を阻止する被膜を形成することにより
第１の不純物領域のシート抵抗を小さく保ち、か
つバラツキを小さくすることが可能となり、高
速、高精度で低雑音の半導体装置が実現できるも
のである。
第１図Ａ〜Ｅは従来のトランジスタの製造工程
図、第２図Ａ〜Ｈは本発明者らが先に提案したト
ランジスタの製造工程図、第３図Ａ〜Ｄは本発明
の一実施例のトランジスタの要部製造工程断面図
である。 １……ｎ形Si基板、３……Si3N4膜、６……グ
ラフトベース領域、２０……PSG膜、２１……
多結晶シリコン、３０……Si3N4膜、３１……
BSG膜。
図、第２図Ａ〜Ｈは本発明者らが先に提案したト
ランジスタの製造工程図、第３図Ａ〜Ｄは本発明
の一実施例のトランジスタの要部製造工程断面図
である。 １……ｎ形Si基板、３……Si3N4膜、６……グ
ラフトベース領域、２０……PSG膜、２１……
多結晶シリコン、３０……Si3N4膜、３１……
BSG膜。
Claims (1)
- 【特許請求の範囲】 １ 一方導電型の半導体基板の一部に耐酸化性被
膜、高濃度一方導電型不純物を含む第１の酸化
膜、第１の多結晶シリコンを順次形成する工程
と、前記第１の酸化膜の側面に第１の被膜を形成
する工程と、前記耐酸化性被膜をマスクとして拡
散により他方導電型の第１領域を前記半導体基板
に形成する工程と、第２の多結晶シリコンを堆積
し、第１の酸化膜より一方導電型不純物を前記第
１、第２の多結晶シリコンに拡散する工程と、前
記第１の酸化膜上の前記第１、第２の多結晶シリ
コンを選択的に除去する工程と、前記耐酸化性被
膜をマスクに前記第２の多結晶シリコンを酸化し
第２の酸化膜を形成する工程と、前記第２の酸化
膜をマスクとして、他方導電型及び一方導電型の
第２、第３領域を前記半導体基板に形成し、前記
第１領域と前記第２領域を接続するとともに、前
記第１、第２領域内に前記第３領域を形成する工
程を少なくとも含む半導体装置の製造方法。 ２ 第１の酸化膜上に、耐酸化性被膜を形成する
ことを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。 ３ 多結晶シリコンを選択的に除去した後、第１
の酸化膜を除去し、耐酸化性被膜をマスクに多結
晶シリコンを酸化することを特徴とする特許請求
の範囲第１項記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020663A JPS59147456A (ja) | 1983-02-10 | 1983-02-10 | 半導体装置の製造方法 |
| US06/578,036 US4536950A (en) | 1983-02-10 | 1984-02-08 | Method for making semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020663A JPS59147456A (ja) | 1983-02-10 | 1983-02-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59147456A JPS59147456A (ja) | 1984-08-23 |
| JPH0245329B2 true JPH0245329B2 (ja) | 1990-10-09 |
Family
ID=12033439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58020663A Granted JPS59147456A (ja) | 1983-02-10 | 1983-02-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59147456A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0814415B2 (ja) * | 1991-07-08 | 1996-02-14 | 阪神エレクトリック株式会社 | 遠隔操作型自動給湯システム |
-
1983
- 1983-02-10 JP JP58020663A patent/JPS59147456A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59147456A (ja) | 1984-08-23 |
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