JPH0243369B2 - - Google Patents

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JPH0243369B2
JPH0243369B2 JP55060777A JP6077780A JPH0243369B2 JP H0243369 B2 JPH0243369 B2 JP H0243369B2 JP 55060777 A JP55060777 A JP 55060777A JP 6077780 A JP6077780 A JP 6077780A JP H0243369 B2 JPH0243369 B2 JP H0243369B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、位相がロツクされたループPLLの
構成部分として半導体集積回路チツプに使用する
のに適した電圧制御された発振器VCOに関する
ものである。
［従来技術］ PLLは通信及びデータ処理において数多く適
用される。A.B.Grebene著“The Monolithic
Phase―locked Loop―ａ Versatile Building
Block”、pages 38 to 49、IEEE Spectrum、
March 1971には、広範囲の適用を有する集積化
されたPLLの基本的な原理及び設計パラメータ
が示されている。
上記論文の第１２Ｂ図には、集積化された
PLLの設計における基本的なVCO回路として、
エミツタ結合されたマルチバイブレータが示され
ている。第１４図には、発振器の周波数の温度ド
リフトを最小にするために、独立した温度補正の
バイアス回路網を備え、外部タイミング・キヤパ
シタを有するエミツタ結合されたマルチバイブレ
ータを含む集積化されたPLL回路の概略が示さ
れている。しかしながら、製造における許容誤差
及び供給電圧の変化を考慮すると、外部のタイミ
ング・キヤパシタの調整なしに、PLLの補獲範
囲内にあるような十分な精度の許容誤差を中心周
波数に与えるには、この技術により提供される周
波数の補正では不十分である。さらに、上記の設
計構造では、製造の許容誤差及び電圧供給の許容
誤差による周波数変化の問題がとり扱われていな
いことにも注意すべきである。
最も近い先行技術は、英国特許第1500085号で
ある。同じ主題は、R.R.Cordell及びW.A.
Garrett著、“Ａ Highly Stable VCO for
Application in Monolithic Phase―Locked
Loops”、pages 480 to 485、IEEE Journal of
Solid―State Circuits、Volume SC―10、No.６、
December 1975のの論文に示されている。
エミツタ結合された集積回路のマルチバイブレ
ータは、２つのトランジスタのエミツタと外部抵
抗Ｒとの間の外部タイミング・キヤパシタＣと共
に用いられる。２つのエミツタ電流源は基準電圧
により制御される。２つのトランジスタのコレク
タ電流は制御されるので、キヤパシタＣ間の電圧
がPN接合の順方向電圧に等しくなると、回路は
電流がエミツタ電流に対して一定の割合になるよ
うな状態に切り換わる。そして、それと同一の電
圧が基準電圧として用いられる。理論的には、周
波数は１／4RCに比例し、これ故に温度及び電圧
供給の変化に独立となることが示されている。
しかしながら、上記特許明細書及び論文の第３
図に示されている実際の回路は非常に複雑で、温
度特性を向上させるために回路を精密に構成する
必要があることに注意されたい。
PLLに組込まれたVCOを含む幾つかのシリコ
ン・チツプが市販されている。しかしながら、こ
れらの利用できるPLLチツプは、次のことを必
要とする。即ち、VCOの中心周波数は外部抵抗
又は外部キヤパシタのどちらかを調節（トリミン
グ）することにより調整されなければならず、そ
れで中心周波数はPLLの補獲範囲内にくるよう
になる。この調整は、熟練者の世話にならなけれ
ばならないし、例えば文字数字式表示又はテレビ
ジヨン受信機のような非常に数多く製造される装
置にPLLが使用される場合には好ましくない。
［発明が解決しようとする問題点］ この発明の目的は、基準電圧及び製造上の誤差
にも拘らず、VCOの高い精度の中心周波数を提
供する回路を提供することにある。
［問題点を解決するための手段］ 本発明は、VCOをその中心周波数に十分な精
度の許容誤差を有するようにシリコン・チツプに
設計し、製造可能にすることにより、VCOの中
心周波数の調整のこの問題を扱つたものであり、
それ故に据え付けの外部抵抗及びキヤパシタと共
に用いられる。従つて製造されたVCOは中心周
波数のトリミングを必要とすることなしに、
PLLで用いられる。
本発明では、電圧制御された発振器は、キヤパ
シタの一定な電流による充電及び放電により時間
調整される中心周波数を有する非安定マルチバイ
ブレータを含み、時間調整された周期はVT／Ｉ
に比例するのであり（ここでVTはキヤパシタの
電圧振れ幅の半分であり、Ｉは一定の電流であ
る。）周波数を変えるための制御電圧入力を含み、
類似の整合したトランジスタ／抵抗の回路網によ
り、共通の電源からキヤパシタのために電圧VT
及び定電流Ｉの両方を発生させるための集積回路
手段を含み、それ故に、温度及び供給電圧の変化
による中心周波数の変化を最小にするように、電
圧VT及び定電流Ｉは互いに追従（トラツク）す
る。
［実施例］ 先行技術の基本的な電圧制御された発振器
VCOのダイヤグラムが、第１図に与えられてい
る。VCOは、外部のタイミング構成要素、抵抗
RTとキヤパシタCTの端子と共に、シリコン・
チツプ上に集積回路として作られる。これらの外
部タイミング構成要素は時間の単位を決め、制御
電圧VCがゼロの時には中心周波数FOを決める。
即ち、 FO＝K1／RT・CT ここでK1は、発振回路の設計により決められ
る定数である。制御入力端子に印加される差動制
御電圧VCは、中心周波数FOに対して直線的に周
波数Ｆを増加又は減少させる。制御電圧に対する
周波数の変化速度は、VCO利得と言われ、∂F／
∂VC＝K2により与えられる。理想的には、K1及
びK2は両方とも一定であるべきであり、製造の
許容誤差、温度変化及び供給電圧の変化に独立で
あるべきである。
第２図は、第３図に示されている実際のVCO
回路において実施される本発明の回路の概念を概
略的に示している。第２図は、非安定マルチバイ
ブレータに接続された外部のタイミング構成要
素、キヤパシタCT及び抵抗RTと一緒にシリコ
ン・チツプ上に形成された集積回路を示す。制御
電圧VCがゼロの時における中心周波数では、マ
ルチバイブレータは、スイツチＳ１及びＳ２を動
作させることにより充電しそして直線的にキヤパ
シタCTを放電する。それで定電流Ｉ１が交互に
キヤパシタの各端子に印加される。マルチバイブ
レータ回路は、キヤパシタ間の電圧振れ幅が
2VTで、VTが回路網Ｎ２により発生される電圧
となるように設計される。従つて中心周波数FO
はI1／4CT・VTにより与えられ、キヤパシタ
CTにより時間調整される各周期はVT／I1に比
例する。シリコン・チツプ上に設けられるトラン
ジスタ及び抵抗体は精密に整合された特性を有
し、これらの特性は電圧又は温度の変化と共に変
化するか又は互いに追従（トラツク）すること
は、半導体分野においては周知である。集積回路
のこの固有の特性は、ここでは、中心周波数FO
の変化を最小にするために、電圧VT及び定電流
Ｉ１が互いにトラツクするように配列することに
より、利用される。
電圧供給源VSに接続された回路Ｚは、電圧VS
よりも小さな電圧変化を有する低インピーダンス
電源VZを提供する。類似する整合されたトラン
ジスタ／抵抗の回路網Ｎ１及びＮ２が電源VZに
接続される。回路網Ｎ１は正確なタイミング抵抗
RTを含み、方形波の出力波形（即ち全ての時間
調整された周期が等しい）を与える２つの定電流
Ｉ１を発生する。定電流Ｉ１及びＩ２は、その波
形に非対称が必要とされる時に発生される。回路
網Ｎ２は、電圧VTを生じる抵抗体を通過する同
じ定電流Ｉ１を実質的に発生する回路網Ｎ１と同
じトランジスタ／抵抗の回路構成を有する。この
電圧は、キヤパシタCTを発振させる時に回路が
2VTの電圧振動を有するように配列されたマル
チバイブレータで用いられる。従つて、回路網Ｎ
１及びＮ２は類似し、整合した特性を有するトラ
ンジスタ及び抵抗体を用いるので、定電流Ｉ１
（又はＩ２）及び電圧VTは、温度が変化すると
互いにトラツクする。
制御電圧VCは、回路網Ｎ１により、回路網Ｎ
１及びＮ２の整合した特性を乱すことなく定電流
Ｉ１（又はＩ２）を変えるように動作する。これ
は、電圧VZ以上又は以下に回路網Ｎ１に印加さ
れた電圧を変化させるようにVCが動作するよう
配列することにより、達成される。こうして
VCO利得の温度による影響が最小にされる。
さて、実際のVCO回路及び関係する電圧波形
を示す第３図及び第４図を参照する。第３図の回
路は、タイミング抵抗RT及びタイミング・キヤ
パシタCTは別として、制御電圧の端子Ａ１，Ａ
２、抵抗RTの端子Ｂ１，Ｂ２及びキヤパシタ
CTの端子Ｄ１，Ｄ２と共に、シリコン・チツプ
上に集積回路として製造される。方形波の電圧出
力は、通常オン・チツプのバツフア増幅器（図示
されず）に与えられる。各々ほぼ1mAの定電流
源IS１，IS２及びIS３は、回路ダイヤグラムに簡
単にするために概略的に示されている。これら
は、定電流Ｉ１を発生するトランジスタ／抵抗の
組合せＴ２０，Ｒ１５及びＴ２１，Ｒ１６に類似
する通常の定電流源である。
回路は大まかには、破線により４つの機能部分
に分けられる。即ち、マルチバイブレータ（Ｍ―
Ｂ）、マルチバイブレータに接続された電圧VT
回路網Ｎ２（VT―Ｎ２）及び電流Ｉ１回路網Ｎ
１（Ｉ１―Ｎ１）、及び電流Ｉ１回路網によりそ
の中心周波数から発振器の周波数を変えるための
電圧制御回路Ｖ―Ｃである。次にこれらの部分に
ついて述べる。マルチバイブレータは、前記の
IEEE Journal of Solid State Circuitsの480頁
に示されているような通常のエミツタ結合したマ
ルチバイブレータに、動作が類似する非安定エミ
ツタ結合したマルチバイブレータである。しかし
この実際のVCOの適用のために特別仕様される。
回路は方形波の出力を生じるように設計されるの
で、回路は定電流Ｉ１がキヤパシタCTの両側に
印加されるように対称になつている。抵抗Ｒ１３
及びＲ１４は等しい値であり、トランジスタＴ１
８及びＴ１９のコレクタにおいて適当な電圧振動
を与えるために、２Ｉ１・Ｒ１３（又はＲ１４）
が電圧VTを越えるように選ばれる。Ｔ１６及び
Ｔ１７はダイオードとして接続されたトランジス
タであり、ダイオードの記号で表わされている。
第３図の回路は、全てのトランジスタが動作中に
飽和しないように設計される。
［作用］ まず、第４図の波形Ａのスタート地点で示され
ているように、トランジスタＴ１８がオフでトラ
ンジスタＴ１９がオンの初期条件から回路を始め
よう。トランジスタＴ１８がオフの時は、そのコ
レクタは供給電圧VSであり、それでまたトラン
ジスタＴ１５のベースも電圧VSであり、トラン
ジスタＴ１３をオフに保つ。従つてトランジスタ
Ｔ１５はオンになり、Ｔ１７は、電流源IS３によ
り供給される1mAの電流を流す。これによりト
ランジスタＴ１９のベース及びエミツタは、各々
VS―2Vbe及びVS―3Vbe（Vbeはトランジスタ
のベース・エミツタ間の電圧）である（第４図の
波形Ｂ及びＣ参照）。トランジスタＴ１９のコレ
クタ電流は2I１であり、そのうちの半分はトラン
ジスタＴ２１に由来し、あとの半分はキヤパシタ
CTを介してトランジスタＴ２０に由来する。
後で述べることになるのだが、電圧VT回路網
はトランジスタＴ１１のエミツタをVS―VT＋
Vbeの電圧レベルにセツトする。トランジスタＴ
１９がオンの時には、抵抗Ｒ１４を通る電流2Iに
より、トランジスタＴ１２が導通するとともに、
そのベース電圧がVS―VT＋Vbeであることが保
証され、このVS―VT＋Vbeというトランジスタ
Ｔ１２のベース電圧は、トランジスタＴ１９のコ
レクタをVS―VTというレベルに保持する。電
流源IS２は、直列トランジスタＴ１４及びダイオ
ード接続されたトランジスタＴ１６により得られ
る1mAの電流を生じる。これはトランジスタＴ
１８のベースをVS―VT―2Vbeの電圧レベルに
保つ。
これらの初期条件の下では、トランジスタＴ１
８のエミツタは、第４図の波形Ｃに示されている
ようにVS―3Vbe＋VTの電圧レベルであると仮
定する。それからトランジスタＴ２０により発生
した定電流Ｉ１は直線的にキヤパシタCTを放電
し、トランジスタＴ１８のエミツタの電圧レベル
は、VS―3Vbe―VTの電圧レベルに達するまで
下がる。このレベルで、トランジスタＴ１８は導
通し始め、回路はトランジスタＴ１８をオンにし
そしてトランジスタＴ１９をオフにする再生状態
になり、抵抗Ｒ１４を流れる電流を抵抗Ｒ１３に
送る。トランジスタＴ１９のコレクタはVS―
VTからVSまですばやく電圧上昇をする。この
電圧差VTは、トランジスタＴ１４，Ｔ１６によ
り伝播され、トランジスタＴ１８のエミツタを
VS―3Vbe―VTの電圧レベルからVS―3Vbeの
電圧レベルに上げる。キヤパシタCTは、第４図
の波形Ｃに示されているように電圧レベルVS―
3Vbeから電圧レベルVS―3Vbe＋VTまで引き上
がるトランジスタＴ１９のエミツタへ、この電圧
ステツプVTを送る。
これでマルチバイブレータの１つの半サイクル
が終わり、トランジスタＴ１８について仮定され
た初期電圧レベルはトランジスタＴ１９に送られ
た。こうして、第２の半サイクルは、回路が再び
状態を変えるまで続き、最初に仮定したようなト
ランジスタＴ１８がオフでトランジスタＴ１９が
オンの状態に回路を戻す。第４図の波形Ｄは、振
幅2VTの３角形波形としてキヤパシタCT間の電
圧を示している。これは、第４図の波形Ｃに示さ
れるトランジスタＴ１８及びＴ１９のエミツタに
おける電圧波形の差として導かれる。
第３図は、破線内に電流Ｉ１を発生するための
回路網Ｎ１の部分を示す。この回路網は、10Vの
供給電圧VSからほぼ5Vの電圧VZを引き出す電
圧VT回路網Ｎ２と通常のツエナー・ダイオード
回路を共有している。このツエナー回路は、供給
電圧の変動のVCO周波数に対する影響を低減し、
低インピーダンスの電圧源を提供するために、設
けられている。もし供給電圧VSが十分な精度の
許容誤差であるか、又は最適な周波数安定性が必
要でない時には、それは必要ない。これらのどち
らの場合にも、基準電圧VZはトランジスタと抵
抗の回路により発生される。
基準電圧VZは、十分に低い抵抗値を有する抵
抗Ｒ５を通つてトランジスタＴ６のベースに印加
されるので、抵抗Ｒ５間の電圧降下は無視でき
る。トランジスタＴ６のコレクタは電圧供給VS
に接続され、そのエミツタは外部端子Ｂ１に接続
される。１％の精度の抵抗RTは外部端子Ｂ１，
Ｂ２の間に接続され、またダイオード接続された
トランジスタＴ８は端子Ｂ２と大地との間に抵抗
Ｒ７と共に直列に接続される。抵抗Ｒ７は抵抗
RTよりもずつと小さな抵抗値を有する。抵抗を
通るほぼ1.6mAの大きさの電流Ｉ１は、次のよう
に与えられる。
I1＝（VZ−2Vbe）／（RT＋R7） (1) ここでVbeはトランジスタＴ６，Ｔ８のベー
ス・エミツタ電圧である。
トランジスタＴ２０、抵抗Ｒ１５及びトランジ
スタＴ２１、抵抗Ｒ１６により形成される端子Ｂ
２に接続された電流ミラーにより、マルチバイブ
レータの端子Ｄ１及びＤ２に電流Ｉ１を生じる。
抵抗Ｒ７，Ｒ１５及びＲ１６は公称の抵抗値が等
しい。
電圧VT回路網Ｎ２は、抵抗Ｒ１１を通る記号
は同一であるが上記Ｉ１とは独立の電流Ｉ１を生
じそしてほぼ1.6Vの抵抗Ｒ１１間のタイミング
基準電圧を生じるように、電流Ｉ１回路網Ｎ１と
同じ公称の構成要素の値を有する同じ回路構成を
用いている。尚、Ｔ６，RT，Ｔ８，Ｒ７の回路
Ｎ１を流れＴ２０，Ｒ１５と、Ｔ２１，Ｒ１６で
ミラーされる電流Ｉ１は、Ｔ７，Ｒ８，Ｔ９，Ｒ
９で発生されＲ１１，Ｔ１０，Ｒ１０でミラーさ
れる回路VT―Ｎ２中の電流Ｉ１とは、記号は同
一であるが独立である。前者のＩ１が入力制御電
圧VCに応じて、CTの充放電の速度を制御するよ
うに変化するのに対して、後者のＩ１は、Ｔ７の
コレクタに印加される電圧と、Ｔ７のベースに印
加される電圧が一定であることからVCに拘らず
一定である。
トランジスタＴ６、抵抗RT及びトランジスタ
Ｔ８に流れる電流Ｉ１とは独立の電流Ｉ１は、抵
抗Ｒ６（＝Ｒ５）を通してトランジスタＴ７のベ
ースにツエナー基準電圧VZを印加することによ
り設定される。トランジスタＴ７のエミツタは、
抵抗Ｒ８、ダイオード接続されたトランジスタＴ
９及び抵抗Ｒ９（＝Ｒ７）と共に直列に接続され
る。抵抗Ｒ８とRTの公称値は同じであるが、抵
抗Ｒ８はほぼ±10％の許容誤差を有してチツプ上
に形成される。トランジスタＴ１０及び抵抗Ｒ１
０（＝Ｒ７）により形成される電流ミラーによ
り、トランジスタＴ１０のコレクタでこの電流Ｉ
１を再生する。従つてタイミング基準電圧VTは
次のように与えられる。
VT＝（VZ−2Vbe）・R11／R8＋R9 (2) トランジスタＴ６，Ｔ７，Ｔ８及びＴ９は全て
チツプ上に設けられたNPNトランジスタである
ので、電流及び温度によるベース・エミツタ電圧
Vbeのそれらの変化はほとんど同じになる。言換
えればそれらの特性は互いに追従する。
式(1)では、RT≫R7の場合、外部の正確な抵抗
RTの温度係数のみが重要なので、これが非常に
小さくなるように選択される。
抵抗Ｒ８，Ｒ９及びＲ１１は全てチツプ上に形
成されるので、それらの抵抗値は全て同じ温度係
数を有することになり、回路損失は低く、またチ
ツプ基板はセラミツク物質であり、チツプは実質
的に等温なので全ての抵抗はほぼ同じ温度で動作
することになる。従つて式(2)では、温度係数は相
殺されるので、R11／（R8＋R9）の式は実質的
に温度に独立となり、その結果実質的に一定にな
る。
抵抗Ｒ１１の間にタイミング基準電圧VTを生
じると、この電圧VTはバツフアされて、トラン
ジスタＴ１２及びＴ１３の共通のベース及び電圧
供給源VSの間に再生されなければならない。そ
れで先に説明したように、タイミング・キヤパシ
タCTの電圧幅は2VTになる。この再生は、
NPNトランジスタＴ１２（又はＴ１３）と共に
PNPトランジスタＴ１１及び抵抗Ｒ１２によつ
て行なわれている。明らかに、PNPトランジス
タはいつも導通していて、またNPNトランジス
タＴ１２（又はＴ１３）はタイミング・キヤパシ
タCTの幅が制限されている時に導通するので、
これらの条件では、PNPトランジスタＴ１１の
エミツタの点でNPNトランジスタＴ１２（また
はＴ１３）のベースに印加される電圧は、PNP
トランジスタＴ１１のVbe分だけ増加する。一
方、NPNトランジスタＴ１２（またはＴ１３）
のベースに印加される電圧は、NPNトランジス
タＴ１２（またはＴ１３）のVbe分だけ減少され
てトランジスタＴ１８またはＴ１９のコレクタに
印加される。よつて、PNPトランジスタＴ１１
のVbeの変動と、NPNトランジスタＴ１２（ま
たはＴ１３）のVbeの変動は、互いに相殺するよ
うな影響を及ぼすことになる。そこでこれらの
PNP及びNPNのVbeは等しく且つ温度に関して
互いに追従すべきである。
1mAでは、温度係数は次のようになる。
PNPトランジスタＴ１１ ―1.69mV／℃ NPNトランジスタＴ１２，Ｔ１３
―1.74mV／℃ そして両方の温度係数は、電流を増加すると減
少する。これ故に、NPNトランジスタＴ１２，
Ｔ１３を通る電流は、PNPトランジスタＴ１１
を通る電流よりも大であるべきだ。抵抗Ｒ１２
は、これらPNP及びNPNのVbeが実質的に大き
さが等しくて、実質的に同じ温度係数を有するよ
うに、選択される。
第３図のVCO回路及び第４図に示された波形
から、発振器の周波数FO（中心周波数）が次のよ
うに与えられることが示される。
FO＝I1／4CT・VT (3) Ｉ１及びCTに式(1)及び(2)を代入すると、 FO＝R8＋R9／R11（RT＋R7）×１／4CT ＝R8＋R9／R11×RT／RT＋R7×１／4RT・CT (4) （R8＋R9）／R11の項では、R8≫R9であり、
製造における許容誤差により、その項の誤差は±
３％以内となる。また、チツプ上の全ての抵抗は
ほとんど同じ温度係数を有しているので、この項
は効果的に温度に独立となる。
RT／（RT＋R7）の項では、Ｒ７の製造にお
ける許容誤差は±11％であるが、RT≫R7であ
り、RTは低い温度係数を有する±１％の許容誤
差の外部抵抗である。従つてこの項の誤差は±２
％以内の許容誤差となる。
FOを１／RT・CTと関係させるこれら２つの
項の全体的な影響は、±４％以内に保たれる。外
部構成要素RT及びCTは共に１％の許容誤差で
あり、等しく且つ反対の温度係数を有するように
選ばれる。１％の許容誤差のRT及びCTを含む
回路の統計的な解析により、中心周波数FOの許
容誤差は±５％である。
第３図に示された電圧制御の部分の動作が述べ
られる。端子Ａ１，Ａ２は、抵抗RTを通る電流
Ｉ１を変え、従つて発振器の周波数を変える差動
制御電圧入力のためのものである。電圧制御は、
NPNトランジスタＴ１、及びPNPトランジスタ
Ｔ３、抵抗Ｒ１，Ｒ３及びNPNトランジスタＴ
２、及びPNPトランジスタＴ４、抵抗Ｒ２，Ｒ
４より形成される平行なパスを供給する1mAの
定電流源より成る差動増幅器である。差動制御電
圧は、トランジスタＴ１及びＴ２のベース間に印
加される。R1＝R2なので、制御電圧がゼロの時
にはトランジスタＴ１及びＴ２は各々0.5mAの電
流を流すことになる。トランジスタＴ３間に接続
されたトランジスタＴ５は、トランジスタＴ３及
びＴ４にベース電流を供給し、そしてR3＝R4な
ので、トランジスタＴ４はトランジスタＴ３の電
流ミラーである。従つて、制御電圧がゼロの時に
は、トランジスタＴ４及びＴ２は各々0.5mAの電
流を流し、Ｒ５へは電流は流れない。
もし差動入力がトランジスタＴ１のコレクタ電
流を増加させるように、即ち0.7mAに変化するな
ら、トランジスタＴ２のコレクタ電流は0.3mAに
なり、従つて0.4mAが抵抗Ｒ５を通つてツエナー
基準VZへ流れなければならず、これ故にトラン
ジスタＴ６のベースの電圧を上げて電流Ｉ１を増
加させる。ツエナー基準電圧源は、電圧VZを変
えることなく電圧制御回路網によりその電流が変
わる位、十分に低いインピーダンスである。
電圧制御回路網の差動増幅器の電圧利得は、次
のようにして求められる。先ず、トランジスタＴ
３，Ｔ４のコレクタを流れる電流をそれぞれIA，
IBとしよう。また、Ａ１とＡ２における電位を
それぞれＶ１，Ｖ２としよう。すると、V1＝R1
×IA＋Vbe＋VO、V2＝R2・IB＋Vbe＋VO これらの式で、VOはＲ１とＲ２の間のノード
における電位、VbeはトランジスタＴ１，Ｔ２の
ベース・エミツタ間の電圧である。
VC＝V1−V2＝R1・IA−R2・IB また、前に述べたように、抵抗Ｒ５側へ流れる
電流は、IA−IBである。そこで、この差動増幅
器によつて抵抗Ｒ５の両端に発生される電圧は、
R5・（IA−IB）である。よつて、電圧利得＝
R5・（IA−IB）／VC＝R5・（IA−IB）／R1・IA−R2・IB ここでR1＝R2であることを用いると、この式
は、 R5・（IA−IB）／（R1＋R2）（IA−IB）／２と変形され
る。従つ て、電圧制御回路網の差動増幅器の電圧利得が次
のようになることが示される。
電圧利得＝2R5／R1＋R2 (6) R1＝R2＝2kΩ及びR5＝1kΩなら、電圧利得は
0.5である。この電圧利得は、温度で互いにトラ
ツクする抵抗体の値の商に依存するので、電圧利
得は実質的には温度に独立となることがわかる。
製造における許容誤差によりこの電圧利得は±３
％以内の誤差となる。
従つて電圧制御とは、ツエナー基準電圧VZに
加えるか又はそれから引き去るトランジスタＴ６
のベースに電圧出力を生じる差動増幅器である。
入力制御電圧をVCとすると、この制御入力によ
り電流Ｉ１回路網に0.5VCの電圧が注入される。
式(1)は次のようになる。
I1＝（VZ＋0.5VC−2Vbe）／（RT＋R7） (7) 発振器の周波数Ｆは次のようになる。
Ｆ＝VZ＋0.5VC−2Vbe／VZ−2Vbe ×R8＋R9／４（RT＋R7）・R11・CT ＝FO＋VC／２（VZ−2Vbe）×FO (8) ここでFOは中心周波数である。
VCO利得は次のようになる。
∂F／∂VO＝FO／２（VZ−2Vbe） (9) 製造における許容誤差、電圧供給の変化及び温
度変化を考慮すると、この利得∂F／∂VCの全体
的な許容誤差は±10％である。
等しい抵抗Ｒ１５及びＲ１６を有する第３図に
示された回路は、端子Ｄ１，Ｄ２で等しい定電流
Ｉ１を生じる。この結果、キヤパシタCTにより
等しい周期が時間調整され、周期はVT／I1に比
例することになる。従つて方形波の電圧出力波形
はVCOにより発生される。しかしながら、ある
VCOの適用では、非対称の出力波形を発生する
のが望ましい。これは抵抗Ｒ１５及びＲ１６を等
しくないように設定することにより達成される。
それで定電流はＩ１及びＩ２となり、この結果キ
ヤパシタCTにより時間調整される周期は等しく
なくなる。トランジスタＴ２０及びＴ２１のVbe
変化は無視され、電流Ｉ２がトランジスタＴ２１
を流れると仮定すると、I1／I2＝R16／R15とな
る。非対称の出力波形を生じるように回路を変更
することは、中心周波数又はVCO利得の許容誤
差に影響を与えるものではない。
［適用例］ 第３図に示された回路（外部タイミング構成要
素RT、CTを除く）は、デイスプレイ・システ
ムにおいて陰極線管CRTの水平時間軸を発生す
るために、位相がロツクされたループPLLで動
作するように設計されたものである。PLLの同
じタイプは高性能のテレビジヨン受信機にも使用
される。第５図はPLLのこのタイプを示し、関
係する波形が第６図に示されている。
ビデオ・データの表示は同期化パルスＡにより
制御され、各スキヤン・ラインのスタートは同期
化パルスＡに依存すべきである。困難なことは、
フライバツク・パルスＢのタイミングが直接この
スタートを決定するということである。というの
は、そのパルスＢは、もし制御されないなら変化
するからである。この困難は、PLLを使用して、
制造許容誤差、電力供給の許容誤差及び温度変化
とは無関係となるように、フライバツク・パルス
Ｂを同期化パルスの中心に正確に設定することに
より解決される。
第５図において、トランジスタＴが駆動電流Ｆ
の立ち上がりによりオンにされると、誘導性素子
Ｌの電流は、直線的に増加し、これによりCRT
用の水平偏向電流Ｉが発生される。次に駆動電流
Ｆの立ち下がりによりトランジスタＴがターン・
オフされると、1000Vのフライバツク電圧が誘導
性素子ＬとキヤパシタＣの両端に発生しキヤパシ
タＣは充電を開始する。トランジスタＴのター
ン・オフ後少し時間が経過してキヤパシタＣが放
電し始めると、素子Ｌの電流Ｉは逆転して、負
（上向き）の値となり、キヤパシタＣの両端の電
圧は、ダイオードＤが導通するまで降下する。こ
の時点で誘導性素子Ｌの電流は、キヤパシタＣの
作用により再び上昇し始める。その後駆動電流Ｆ
の立ち上がりによりトランジスタＴがターン・オ
ンして、誘導性素子Ｌの電流Ｉが直線的に増加す
る。
フライバツク電圧パルスＢは、しきい値回路
SHで整形されて論理電圧レベルまで下げられ、
別の入力同期化パルスが印加される位相比較器φ
の一方の入力にフイードバツクされる。フイード
バツク・ループは、上述の電圧制御された発振器
（VCO）及び、トランジスタＴに駆動電流Ｆを与
える増幅器（AMP）よりなり、PLLループを形
成する。すなわち、位相比較器φは、VCOの出
力周波数を同期化パルスＡの周波数にロツクし、
フライバツク・パルスＢが同期化パルスＡの中心
で発生するような位相関係を設定する制御電圧を
発生する。
トランジスタＴをオフにするタイミングと、フ
ライバツク・パルスＢの中心タイミングとの間の
遅延は、温度変化、フライバツク・パルスＢによ
る電源への負荷作用、トランジスタＴのターン・
オフ遅延、誘導性素子Ｌ及びキヤパシタＣの製造
上の誤差に依存している。上述したように、この
うち温度変化によるVCOへの影響は、本発明に
よつて最小限に抑えられる。
［発明の効果］ 以上のように、この発明によれば、非安定マル
チバイブレータのキヤパシタに電圧VTと電流Ｉ
とを供給して、その非安定マルチバイブレータの
発振周期をVT／Ｉに比例させるための回路を、
温度特性がほぼ等しい複数の抵抗と複数のトラン
ジスタによりチツプ上に集積して構成し、この集
積回路に接続した共通の基準電源と、集積回路内
の所定の抵抗と所定のトランジスタによりVTと
Ｉとを発生させるようにしたので、温度変化によ
る抵抗値やトランジスタの特性の変化が生じて
も、VTとＩとが互いに追従するように変化する
にとどまり、以て安定した発振周期が得られる。
さらに、製造上の誤差としてVT及びＩに反映
される誤差は、ほとんど発振周期の誤差には反映
されない。というのは、VT及びＩの誤差は、
VT／Ｉという比においては相殺されるからであ
る。
【図面の簡単な説明】
第１図は、先行技術の基本的な電圧制御された
発振器VCOを示す。第２図は、本発明の概念を
示すVCOのブロツク・ダイヤグラムである。第
３図は、第２図に示された機能ブロツクに分割さ
れた実際のVCOの回路ダイヤグラムである。第
４図は、第３図の回路により発生された波形を示
す。第５図は、陰極線管CRTの水平時間軸を制
御する位相ロツクされたループPLLにおける、
第３図のVCO回路の工業的な使用を示す。第６
図は、第５図のPLL回路に関する波形を示す。 Ｍ―Ｂ…非安定マルチバイブレータ、CT…キ
ヤパシタ、Ｄ１，Ｄ２…電流制御端子、RT…第
１の抵抗、Ｔ８，Ｒ７，Ｔ２０，Ｔ１５，Ｔ２
１，Ｒ１６…電流ミラー回路、Ｒ８，Ｒ９…第２
の抵抗、Ｒ１１…第３の抵抗。

Claims (1)

  1. 【特許請求の範囲】 １ (a) 基準電圧VTを入力するための電圧入力
    端子と、キヤパシタと、上記電圧入力端子と該
    キヤパシタの間に接続され上記キヤパシタの両
    端の電位差を、VTと―VTの間で交互に切換
    えるように上記キヤパシタを充電または放電す
    るための一対のトランジスタと、上記キヤパシ
    タに流れる電流を制御するための電流制御端子
    とを有する非安定マルチバイブレータと、 (b) 電圧源との間に、温度係数の小さい第１の抵
    抗を接続され、電流Ｉを流すための第１の電流
    設定回路と、上記電圧源に接続された電流設定
    用の第２の抵抗をもつ第２の電流設定回路と、
    上記電流Ｉの値で上記キヤパシタを充電及び放
    電させるように上記第１の電流設定回路と上記
    電流制御端子の間に接続された、電流ミラー作
    用をもつ第１の回路と、第３の抵抗と、上記第
    ２の電流設定回路に流れる電流の値に比例する
    値の電流を上記第３の抵抗に流すための第２の
    回路と、上記第３の抵抗の両端にあらわれる電
    圧をVTとして上記電圧入力端子に入力するた
    めの第３の回路とを有し、少くとも上記第２及
    び第３の抵抗と、上記第１及び第２の電流設定
    回路と、上記第１ないし第３の回路はほぼ等し
    い温度変化特性をもつように同一のチツプ上に
    集積化された素子として構成されてなる回路手
    段と、 (c) 上記第１の電流設定回路に接続され、制御電
    圧VCに応答して上記電流Ｉの値を変化させる
    ための手段、 とを具備する電圧制御された発振器。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4410862A (en) * 1981-05-12 1983-10-18 International Business Machines Corporation MOSFET Multivibrator with dual timing
US4494080A (en) * 1981-11-16 1985-01-15 International Business Machines Corporation Voltage-controlled oscillator with independent gain and frequency controls
US4528527A (en) * 1982-03-08 1985-07-09 Rca Corporation SECAM Modulator
JPH0642003B2 (ja) * 1983-09-20 1994-06-01 オリンパス光学工業株式会社 光学部品の反射防止膜とその形成方法
EP0294986B1 (en) * 1987-06-09 1992-07-29 Mitsubishi Denki Kabushiki Kaisha Multivibrator circuit employing field effect devices
US4896952A (en) * 1988-04-22 1990-01-30 International Business Machines Corporation Thin film beamsplitter optical element for use in an image-forming lens system
DE3923823A1 (de) * 1989-07-19 1991-01-31 Philips Patentverwaltung Temperatur- und versorgungsspannungsunabhaengige emittergekoppelte multivibratorschaltung
JP3133885B2 (ja) * 1993-12-24 2001-02-13 富士通株式会社 Ｐｌｌ回路を有する信号処理装置
JP2755219B2 (ja) * 1995-07-28 1998-05-20 日本電気株式会社 発振回路
US9184734B1 (en) 2014-11-04 2015-11-10 King Fahd University Of Petroleum And Minerals Voltage or current controlled current-feedback operational-amplifier based multivibrator

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3857110A (en) * 1972-08-24 1974-12-24 Signetics Corp Voltage controlled oscillator with temperature compensating bias source
US3904989A (en) * 1974-09-19 1975-09-09 Bell Telephone Labor Inc Voltage controlled emitter-coupled multivibrator with temperature compensation

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