JPS6139650A - クロツク位相微調回路 - Google Patents
クロツク位相微調回路Info
- Publication number
- JPS6139650A JPS6139650A JP15822584A JP15822584A JPS6139650A JP S6139650 A JPS6139650 A JP S6139650A JP 15822584 A JP15822584 A JP 15822584A JP 15822584 A JP15822584 A JP 15822584A JP S6139650 A JPS6139650 A JP S6139650A
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- JP
- Japan
- Prior art keywords
- circuit
- waveform
- capacitance
- phase
- transistor
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/14—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of delay lines
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル通信の中継器回路に於いてり°ロッ
ク信号の位相を微調する回路に関するものである。
ク信号の位相を微調する回路に関するものである。
ディジタル通信装置に於いては受信波形から確実に“１
”、“０”信号を識別する為にタイミング回路で抽出し
たクロックを最適点に設定する必要がある。
”、“０”信号を識別する為にタイミング回路で抽出し
たクロックを最適点に設定する必要がある。
此の為クロック信号の位相を微調する必要があるが、従
来能のクロック信号の位相をｆａ ｉｌｌする為に同軸
線の長さを可変して行っていた。
来能のクロック信号の位相をｆａ ｉｌｌする為に同軸
線の長さを可変して行っていた。
然しなから数Ｇヘルツ程度の超高速の場合には前記同軸
線の長さを変化させて調整する方法では細かい調整は困
難であると云う欠点があった。
線の長さを変化させて調整する方法では細かい調整は困
難であると云う欠点があった。
本発明の目的は従来の上記欠点を除去し、より正確に位
相を微調出来る回路を提供することである。
相を微調出来る回路を提供することである。
問題点を解決するための手段は、位相微調回路をＲＣ回
路とコンパレータにより構成し、該ＲＣ回路の容量にジ
ャンクション容量を使用し、該ジャンクション容量に印
加する電圧を加減して容量を変化させることにより位相
をｊＮｋ ３１１するクロック位相微調回路により達成
される。
路とコンパレータにより構成し、該ＲＣ回路の容量にジ
ャンクション容量を使用し、該ジャンクション容量に印
加する電圧を加減して容量を変化させることにより位相
をｊＮｋ ３１１するクロック位相微調回路により達成
される。
本発明に依ると集積化されたタイミング回路内のクロッ
ク位相微調回路をエミッタフォロアとジャンクション容
量を組合わせたＲＣ回路、及びコンパレータで構成し、
ジャンクション容量に印加する電圧を加減してＲＣ回路
の時定数を変化させて位相を加減するので極めて細かい
調整が容易に出来ると云う大きい効果が生まれる。
ク位相微調回路をエミッタフォロアとジャンクション容
量を組合わせたＲＣ回路、及びコンパレータで構成し、
ジャンクション容量に印加する電圧を加減してＲＣ回路
の時定数を変化させて位相を加減するので極めて細かい
調整が容易に出来ると云う大きい効果が生まれる。
第１図は本発明に依るクロック位相微調回路の構成を示
す図である。
す図である。
第２図は第１図の各部の波形を示す図である。
第３図は本発明の原理を示す図である。
図中、ＲＣはＲＣ回路、ＣＯＭＰはコンパレータ、Ｑは
トランジスタ、Ｃはコンデンサ、Ａは電流源、ＩＮは入
力端子、ＯＵＴは出力端子である。
トランジスタ、Ｃはコンデンサ、Ａは電流源、ＩＮは入
力端子、ＯＵＴは出力端子である。
尚本明細書においては全図を通じ同一記号は同一対象物
を表す。
を表す。
第１図のＲＣ回路ＲＣの入力に第２図の■に示す様な抽
出されたクロック信号が印加される。クロック信号はＲ
Ｃ回路ＲＣに於いて立ち上がり、立ち下がり部分が鈍化
されて第２図の■に示す波形となる。此の波形■をコン
パレータＣＯＭＰに入力する。コンパレータＣＯＭＰに
於いて基準電圧Ｖｒｅｆと比較され、波形■が基準電圧
Ｖｒｅｆより大きくなるとコンパレータＣＯＭＰは出力
信号を出し、波形■が基準電圧Ｖ ｒｅｆより小さくな
ると出力信号はなくなる。第２図の■は此のコンパレー
タＣＯＭＰの出力波形を示す。
出されたクロック信号が印加される。クロック信号はＲ
Ｃ回路ＲＣに於いて立ち上がり、立ち下がり部分が鈍化
されて第２図の■に示す波形となる。此の波形■をコン
パレータＣＯＭＰに入力する。コンパレータＣＯＭＰに
於いて基準電圧Ｖｒｅｆと比較され、波形■が基準電圧
Ｖｒｅｆより大きくなるとコンパレータＣＯＭＰは出力
信号を出し、波形■が基準電圧Ｖ ｒｅｆより小さくな
ると出力信号はなくなる。第２図の■は此のコンパレー
タＣＯＭＰの出力波形を示す。
此の場合第２図の■に示す波形と第２図の■に示ず波形
との時間差ｔ、は両パルスの位相差であり、此の位相差
ｔ、はＲＣ回路ＲＣの時定数により決定される。従って
此の時定数を変化させることにより位相差ｔ１を加減す
ることが出来る。
との時間差ｔ、は両パルスの位相差であり、此の位相差
ｔ、はＲＣ回路ＲＣの時定数により決定される。従って
此の時定数を変化させることにより位相差ｔ１を加減す
ることが出来る。
第３図に本発明の原理を示す図であり、図に於いてエミ
ッタフォロアとして動作するトランジスタＱの内部抵抗
Ｒｅと容量ＣでＲＣ回路を構成している。
ッタフォロアとして動作するトランジスタＱの内部抵抗
Ｒｅと容量ＣでＲＣ回路を構成している。
此のＲＣ回路の時定数はトランジスタＱの内部抵抗Ｒｅ
と容ＮＣにより決定される。従って容量Ｃを変化させれ
ば、時定数が変わり、位相のずれを変化することが出来
る。
と容ＮＣにより決定される。従って容量Ｃを変化させれ
ば、時定数が変わり、位相のずれを変化することが出来
る。
容量Ｃを変化させる方法として、本発明では集積回路の
ジャンクション容量が電圧依存性を持つていることを利
用する。
ジャンクション容量が電圧依存性を持つていることを利
用する。
第４図はジャンクション容量の端子電圧と容量との関係
を示すグラフである。
を示すグラフである。
即ち、ジャンクション容量の端子電圧が０−ｖｆＯ間で
は電圧に比例して其の容量値が変化する。
は電圧に比例して其の容量値が変化する。
従ってジャンクション容量の端子電圧を変化させること
により其の容量値を変化させて時定数を変え位相を変え
ることが出来る。
により其の容量値を変化させて時定数を変え位相を変え
ることが出来る。
第５図は本発明の一実施例を示す図である。
図中、Ｑ１〜Ｑ５は夫々トランジスタ、Ｒ１−Ｒ４は夫
々抵抗、Ｃｊ はジャンクション容量、■ｃｃ、ＶＥＥ
は夫々電源電圧、ＶＢは制御電圧、Ｖｒｅｆは基準電圧
であり、Ｖｃｏｎｔはジャンクション容ｆｉｔ Ｃｊに
かかる制御電圧である。
々抵抗、Ｃｊ はジャンクション容量、■ｃｃ、ＶＥＥ
は夫々電源電圧、ＶＢは制御電圧、Ｖｒｅｆは基準電圧
であり、Ｖｃｏｎｔはジャンクション容ｆｉｔ Ｃｊに
かかる制御電圧である。
トランジスタＱ３とＱ４の回路は差動回路で、トランジ
スタＱ５は其の電流供給回路である。又トランジスタＱ
１はエミッタフォロアであり、トランジスタＱ２は其の
電流源である。Ｃｊ はジャンクション容量で、ＰＮ接
合に逆バイアスを印加し其の印加電圧を変化すると其の
容量値が変化する回路素子である。
スタＱ５は其の電流供給回路である。又トランジスタＱ
１はエミッタフォロアであり、トランジスタＱ２は其の
電流源である。Ｃｊ はジャンクション容量で、ＰＮ接
合に逆バイアスを印加し其の印加電圧を変化すると其の
容量値が変化する回路素子である。
入力端子ＩＮに入ったパルス（第２図の■）はトランジ
スタＱ１のベースに印加される。
スタＱ１のベースに印加される。
ジャンクション容量Ｃｊに印加るする制御電圧Ｖｃｏｎ
ｔを抵抗分割等の方法で変化させると、其の容量Ｃｊが
変化する。此の結果トランジスタＱ３のベースに印加す
る電圧は、第２図の■に示す様に変化する。
ｔを抵抗分割等の方法で変化させると、其の容量Ｃｊが
変化する。此の結果トランジスタＱ３のベースに印加す
る電圧は、第２図の■に示す様に変化する。
前述した様にトランジスタＱ３とトランジスタＱ４は差
動回路を構成しているので、トランジスタＱ３のベース
に印加する電圧が基準電圧Ｖｒｅｆより大きくなると出
力ＯＵＴに信号が現れ、基準電圧Ｖｒｅｆより小さくな
ると出力ＯＵＴの信号は消える。従って出力ＯＵＴには
第２図の■の波形が得られ、此の波形は入力ＩＮに印加
したパルスより前記ＲＣ回路の時定数により決まる値だ
け位相が遅れている。
動回路を構成しているので、トランジスタＱ３のベース
に印加する電圧が基準電圧Ｖｒｅｆより大きくなると出
力ＯＵＴに信号が現れ、基準電圧Ｖｒｅｆより小さくな
ると出力ＯＵＴの信号は消える。従って出力ＯＵＴには
第２図の■の波形が得られ、此の波形は入力ＩＮに印加
したパルスより前記ＲＣ回路の時定数により決まる値だ
け位相が遅れている。
此の様に制御電圧Ｖｃｏｎｔを加減して位相を微１１す
ることが出来る。
ることが出来る。
以上詳細に説明した様に本発明によれば、制御電圧Ｖｃ
ｏｎｔを加減してクロックの位相を微調することが出来
るので、超高速中継器回路に於いてもクロック信号を最
適点に調整することが出来ると云う大きい効果がある。
ｏｎｔを加減してクロックの位相を微調することが出来
るので、超高速中継器回路に於いてもクロック信号を最
適点に調整することが出来ると云う大きい効果がある。
第１図は本発明に依るクロック位相微調回路の構成を示
す図である。 第２図は第１図の各部の波形を示す図である。 第３図は本発明の原理を示す図である。 第４図はジャンクション容量の端子電圧と容量との関係
を示すグラフである。 第５図は本発明の一実施例を示す図である。 図中、ＲＣはＲＣ１’ｉｌＪ路、ＣＯＭＰはコンパレー
タ、Ｑはトランジスタ、Ｃはコンデンサ、Ａは電流源、
ＩＮは入力端子、ＯＵＴは出力端子、Ｑ１〜Ｑ５は夫々
トランジスタ、Ｒ１−Ｒ４は夫々抵抗、Ｃｊ はジャン
クション容量、ＶＣＣ％ Ｖｐｔは夫々電源電圧、ＶＢ
は制御電圧、Ｖｒｅｆは基準電圧であり、Ｖｃｏｎｔは
ジャンクション容ＮＣｊにかかる制御電圧である。 阜５問
す図である。 第２図は第１図の各部の波形を示す図である。 第３図は本発明の原理を示す図である。 第４図はジャンクション容量の端子電圧と容量との関係
を示すグラフである。 第５図は本発明の一実施例を示す図である。 図中、ＲＣはＲＣ１’ｉｌＪ路、ＣＯＭＰはコンパレー
タ、Ｑはトランジスタ、Ｃはコンデンサ、Ａは電流源、
ＩＮは入力端子、ＯＵＴは出力端子、Ｑ１〜Ｑ５は夫々
トランジスタ、Ｒ１−Ｒ４は夫々抵抗、Ｃｊ はジャン
クション容量、ＶＣＣ％ Ｖｐｔは夫々電源電圧、ＶＢ
は制御電圧、Ｖｒｅｆは基準電圧であり、Ｖｃｏｎｔは
ジャンクション容ＮＣｊにかかる制御電圧である。 阜５問
Claims (1)
- 位相微調回路をＲＣ回路とコンパレータにより構成し、
該ＲＣ回路の容量にジャンクション容量を使用し、該ジ
ャンクション容量に印加する電圧を加減して容量を変化
させることにより位相を微調することを特徴とするクロ
ック位相微調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15822584A JPS6139650A (ja) | 1984-07-28 | 1984-07-28 | クロツク位相微調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15822584A JPS6139650A (ja) | 1984-07-28 | 1984-07-28 | クロツク位相微調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6139650A true JPS6139650A (ja) | 1986-02-25 |
Family
ID=15667011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15822584A Pending JPS6139650A (ja) | 1984-07-28 | 1984-07-28 | クロツク位相微調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6139650A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5043596A (en) * | 1988-09-14 | 1991-08-27 | Hitachi, Ltd. | Clock signal supplying device having a phase compensation circuit |
| US5184027A (en) * | 1987-03-20 | 1993-02-02 | Hitachi, Ltd. | Clock signal supply system |
| GB2496773B (en) * | 2010-06-25 | 2018-03-21 | Ibm | Tape storage device and writing method therefor |
-
1984
- 1984-07-28 JP JP15822584A patent/JPS6139650A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5184027A (en) * | 1987-03-20 | 1993-02-02 | Hitachi, Ltd. | Clock signal supply system |
| US5043596A (en) * | 1988-09-14 | 1991-08-27 | Hitachi, Ltd. | Clock signal supplying device having a phase compensation circuit |
| GB2496773B (en) * | 2010-06-25 | 2018-03-21 | Ibm | Tape storage device and writing method therefor |
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