JPH0236487A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH0236487A JPH0236487A JP63185983A JP18598388A JPH0236487A JP H0236487 A JPH0236487 A JP H0236487A JP 63185983 A JP63185983 A JP 63185983A JP 18598388 A JP18598388 A JP 18598388A JP H0236487 A JPH0236487 A JP H0236487A
- Authority
- JP
- Japan
- Prior art keywords
- output
- microprocessor
- low level
- register
- output terminal
- Prior art date
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- Pending
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- 230000007257 malfunction Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は内蔵ＲＯＭ （メモリ）を有するマイクロプロ
セッサに関する。
セッサに関する。
従来の技術
従来のマイクロプロセッサでは、出力ポートのほとんど
が出力端子群に直接に接続されている。
が出力端子群に直接に接続されている。
発明が解決しようとする課題
このような従来の構成では、マイクロプロセッサで外部
機器をＩ制御する場合に、電源オン時や緊急時にマイク
ロプロセッサを電流的に前記外部機器から切り離すこと
ができず、不要なノイズ信号によるマイクロプロセッサ
の誤動作が発生するおそれがある。
機器をＩ制御する場合に、電源オン時や緊急時にマイク
ロプロセッサを電流的に前記外部機器から切り離すこと
ができず、不要なノイズ信号によるマイクロプロセッサ
の誤動作が発生するおそれがある。
本発明はマイクロプロセッサを電流的に外部機器から完
全に切離し、その端子をハイレベルまたはローレベルに
設定できるものを提供とすることを目的とする。
全に切離し、その端子をハイレベルまたはローレベルに
設定できるものを提供とすることを目的とする。
課題を解決するための手段
本発明のマイクロプロセッサは、マイクロプロセッサの
各出力ポートに前記マイクロプロセッサの出力端子群側
からの回路インピーダンスわ高インピーダンスにするイ
ンピーダンス切替手段を設け、前記出力ポートを通常出
力状態と高インピーダンス出力状態とに切替えるように
して、前記高インピーダンス出力時に前記出力端子群に
つながっている外部機器に応じて、前記出力端子群をハ
イレベルまたはローレベルに設定できるようにしたもの
である。
各出力ポートに前記マイクロプロセッサの出力端子群側
からの回路インピーダンスわ高インピーダンスにするイ
ンピーダンス切替手段を設け、前記出力ポートを通常出
力状態と高インピーダンス出力状態とに切替えるように
して、前記高インピーダンス出力時に前記出力端子群に
つながっている外部機器に応じて、前記出力端子群をハ
イレベルまたはローレベルに設定できるようにしたもの
である。
作用
この構成によると、電源オン時、緊急時などには命令を
与えてインピーダンス切替手段を高インピーダンス状態
にすれば、外部機器を制御している出力ポートが高イン
ピーダンス状態になり、電流的に前記マイクロプロセッ
サと外部機器とが切り離され、前記外部機器がつながっ
ている出力端子群を前記外部機器に応じて、ハイレベル
またはローレベルに設定することができる。
与えてインピーダンス切替手段を高インピーダンス状態
にすれば、外部機器を制御している出力ポートが高イン
ピーダンス状態になり、電流的に前記マイクロプロセッ
サと外部機器とが切り離され、前記外部機器がつながっ
ている出力端子群を前記外部機器に応じて、ハイレベル
またはローレベルに設定することができる。
実施例
以下、本発明の一実施例を図面に基づいて説明する。図
面において、１はマイクロプロセッサ、２はデータバス
、３は出力データバス、４は出力ポート、５はインピー
ダンス切替手段としてのバッファ・ゲート回路、６＋、
６２，６３．６４は説明をわかりやす（するために４ビ
ツト構成とした出力端子群、７はレジスタ設定バス、８
はレジスタ、９１．９２．９３．９４はレジスタ出力１
０＋ 、１０２，１０３．１０４はレベル設定回路、１
１はインバータ、１２はインバータ出力、１３はゲート
回路、１４はゲート回路出力、１５はプルアップ抵抗と
してのＰチャネルトランジスタ、１６はプルダウン抵抗
としてのＮチャネルトランジスタ、１７は高インピーダ
ンス制御信号線である。バッファ・ゲート回路５は命令
により与えられる高インピーダンス制御信号線１７によ
って出力端子群側からの出力ポート側の回路インピーダ
ンスが、通常出力状態から高インピーダンス状態に切替
えられる。
面において、１はマイクロプロセッサ、２はデータバス
、３は出力データバス、４は出力ポート、５はインピー
ダンス切替手段としてのバッファ・ゲート回路、６＋、
６２，６３．６４は説明をわかりやす（するために４ビ
ツト構成とした出力端子群、７はレジスタ設定バス、８
はレジスタ、９１．９２．９３．９４はレジスタ出力１
０＋ 、１０２，１０３．１０４はレベル設定回路、１
１はインバータ、１２はインバータ出力、１３はゲート
回路、１４はゲート回路出力、１５はプルアップ抵抗と
してのＰチャネルトランジスタ、１６はプルダウン抵抗
としてのＮチャネルトランジスタ、１７は高インピーダ
ンス制御信号線である。バッファ・ゲート回路５は命令
により与えられる高インピーダンス制御信号線１７によ
って出力端子群側からの出力ポート側の回路インピーダ
ンスが、通常出力状態から高インピーダンス状態に切替
えられる。
通常時においてデータは、データバス２を経由して出力
ポート４にラッチされ、バッファ・ゲート回路５を介し
て出力端子群６ ＋ ＋ ６２１６３１６４１に出力さ
れている。ここでは説明をわかりやすくするため、出力
ポート４は４ビツト構成としている。
ポート４にラッチされ、バッファ・ゲート回路５を介し
て出力端子群６ ＋ ＋ ６２１６３１６４１に出力さ
れている。ここでは説明をわかりやすくするため、出力
ポート４は４ビツト構成としている。
電源オン時や緊急時には前記命令によってバッファ・ゲ
ート回路５に高インピーダンス制御信号線１７を接続し
てその信号を供給すると、出力端子群６１．６２，６３
．６４が高インピーダンス状態となって、電流的にマイ
クロプロセッサ１が外部機器から切り離される。この時
に同時に前記命令により、データバス２からレジスタバ
ス７を介して、レジスタ８にデータを設定すれば、その
レベルに応じて出力端子群６１．６２．６３．６４をハ
イレベルまたはローレベルにプログラムでき、前記外部
機器への入力信号としての前記出力端子群のレベルを安
全サイドに設定することができる。
ート回路５に高インピーダンス制御信号線１７を接続し
てその信号を供給すると、出力端子群６１．６２，６３
．６４が高インピーダンス状態となって、電流的にマイ
クロプロセッサ１が外部機器から切り離される。この時
に同時に前記命令により、データバス２からレジスタバ
ス７を介して、レジスタ８にデータを設定すれば、その
レベルに応じて出力端子群６１．６２．６３．６４をハ
イレベルまたはローレベルにプログラムでき、前記外部
機器への入力信号としての前記出力端子群のレベルを安
全サイドに設定することができる。
プログラムの仕組みは以下の通りである。まずゲート回
路１３は通常時は、インバータ１１を介してレジスタ出
力９１の反転信号１２を回路出力１４に出力させ、電源
オン時、緊急時などには命令により出される高インピー
ダンス制御信号１７により、レジスタ出力９１をそのま
まゲート回路出力１４に出力させる。従って、通常時に
レジスタ出力９１をローレベルにしておけばＰチャネル
トランジスタ１５．Ｎチャネルトランジスタ１６は共に
オフとなっており、出力端子６１に影響を与えない。電
源オン時、緊急時などには、レジスタ出力９１をハイレ
ベルにすれば、Ｐチャネルトランジスタ１５はオフ、Ｎ
チャネルトランジスタ１６はオンとなり出力端子６Ｉを
ローレベルに設定でき、レジスタ出力９１をローレベル
にすれば、Ｐチャネルトランジスタ１５はオン、Ｎチャ
ネルトランジスタ１６はオフとなり出力端子６゜をハイ
レベルに設定できる。このようにすれば、電源オン時、
緊急時などには、前記外部機器につながっている出力端
子群６１．６２，６３．６４を命令により、高インピー
ダンス状態にして、マイク０プロセツサ１を前記外部機
器から電流的に切り離すことができると同時に、前記外
部機器が安全サイドになるように、前記出力端子群６１
．６２．６３゜６４をハイレベルまたはローレベル；こ
自由１こプログラムすることができる。
路１３は通常時は、インバータ１１を介してレジスタ出
力９１の反転信号１２を回路出力１４に出力させ、電源
オン時、緊急時などには命令により出される高インピー
ダンス制御信号１７により、レジスタ出力９１をそのま
まゲート回路出力１４に出力させる。従って、通常時に
レジスタ出力９１をローレベルにしておけばＰチャネル
トランジスタ１５．Ｎチャネルトランジスタ１６は共に
オフとなっており、出力端子６１に影響を与えない。電
源オン時、緊急時などには、レジスタ出力９１をハイレ
ベルにすれば、Ｐチャネルトランジスタ１５はオフ、Ｎ
チャネルトランジスタ１６はオンとなり出力端子６Ｉを
ローレベルに設定でき、レジスタ出力９１をローレベル
にすれば、Ｐチャネルトランジスタ１５はオン、Ｎチャ
ネルトランジスタ１６はオフとなり出力端子６゜をハイ
レベルに設定できる。このようにすれば、電源オン時、
緊急時などには、前記外部機器につながっている出力端
子群６１．６２，６３．６４を命令により、高インピー
ダンス状態にして、マイク０プロセツサ１を前記外部機
器から電流的に切り離すことができると同時に、前記外
部機器が安全サイドになるように、前記出力端子群６１
．６２．６３゜６４をハイレベルまたはローレベル；こ
自由１こプログラムすることができる。
なお、前記高インピーダンス状態を解除するには、命令
により、高インピーダンス制御信号１７をディスエーブ
ルにすればよい。
により、高インピーダンス制御信号１７をディスエーブ
ルにすればよい。
発明の効果
以上述べてきたように、本発明のマイクロプロセッサは
インピーダンス切替手段によって出力ポートを高インピ
ーダンスに切り替えることができるので、外部機器と瞬
時にして電流的に切離され、誤動作防止に威力を発揮す
るものである。同時に、電流的に切離された状態の出力
端子群をハイレベルまたはローレベルにプログラムでき
るので、外部機器の安全も確保できるものである。
インピーダンス切替手段によって出力ポートを高インピ
ーダンスに切り替えることができるので、外部機器と瞬
時にして電流的に切離され、誤動作防止に威力を発揮す
るものである。同時に、電流的に切離された状態の出力
端子群をハイレベルまたはローレベルにプログラムでき
るので、外部機器の安全も確保できるものである。
図面は本発明のマイクロプロセッサの一実施例の要部構
成図である。 １・・・・・・マイクロプロセッサ、２・・・・・・デ
ータバス、３・・・・・・出力データパス、４・・・・
・・出力ポート、５・・・・・・バッファ・ゲート回路
、６１〜６４・・・・・・出力端子群、７・・・・・・
レジスタ設定バス、８・・・・・・レジスタ、９１〜９
４・・・・・・レジスタ出力、１０＋＝１０＋・・・・
・・レベル設定回路、１３・・・・・・ゲート回路、１
５・・・・・・Ｐチャネルトランジスタ、１６・・・・
・・Ｎチャネルトランジスタ、１７・・・・・・高イン
ピーダンス制御信号線。 代理人の氏名 弁理士 粟野重孝 ほか１名？−−− ６！ ・− −ｍ− ＩＯ＋ Ｉ７ −・− マイクロプロセッサ データバス 七力箔子群 し ジ ス タ 設 定 ！＜ ズレペル設定口
ｊ％ 島１ンピークリス１喝１前１号
成図である。 １・・・・・・マイクロプロセッサ、２・・・・・・デ
ータバス、３・・・・・・出力データパス、４・・・・
・・出力ポート、５・・・・・・バッファ・ゲート回路
、６１〜６４・・・・・・出力端子群、７・・・・・・
レジスタ設定バス、８・・・・・・レジスタ、９１〜９
４・・・・・・レジスタ出力、１０＋＝１０＋・・・・
・・レベル設定回路、１３・・・・・・ゲート回路、１
５・・・・・・Ｐチャネルトランジスタ、１６・・・・
・・Ｎチャネルトランジスタ、１７・・・・・・高イン
ピーダンス制御信号線。 代理人の氏名 弁理士 粟野重孝 ほか１名？−−− ６！ ・− −ｍ− ＩＯ＋ Ｉ７ −・− マイクロプロセッサ データバス 七力箔子群 し ジ ス タ 設 定 ！＜ ズレペル設定口
ｊ％ 島１ンピークリス１喝１前１号
Claims (1)
- マイクロプロセッサの各出力ポートに前記マイクロプロ
セッサの出力端子群側からの回路インピーダンスを高イ
ンピーダンスにするインピーダンス切替手段を設け、前
記出力ポートを通常出力状態と高インピーダンス出力状
態とに切替え、前記高インピーダンス出力時に前記出力
端子群をプルアップまたはプルダウンのいずれかに設定
できるようにしたマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185983A JPH0236487A (ja) | 1988-07-26 | 1988-07-26 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63185983A JPH0236487A (ja) | 1988-07-26 | 1988-07-26 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0236487A true JPH0236487A (ja) | 1990-02-06 |
Family
ID=16180308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63185983A Pending JPH0236487A (ja) | 1988-07-26 | 1988-07-26 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0236487A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012113470A (ja) * | 2010-11-24 | 2012-06-14 | Funai Electric Co Ltd | 電子機器 |
-
1988
- 1988-07-26 JP JP63185983A patent/JPH0236487A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012113470A (ja) * | 2010-11-24 | 2012-06-14 | Funai Electric Co Ltd | 電子機器 |
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