JPH023248A - 半導体素子及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、例えば電界効果トランジスタ（以下、単に
Ｆ　Ｅ　Ｔ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉ
ｓｔｏｒ）と称する。）を始めとする半導体素子に関す
るものであり、特に素子寸法の微細化に適した半導体素
子と、当該素子の実現に好適な製造方法とに関する。

（従来の技術） 従来、電子機器を構成する半導体素子として、ＦＥＴ素
子か広く用いられている。

これらＦＥＴ素子により種々の機能を有する電子機器を
構成するに当って、当該機器の小型化、高速化及び低電
力化といった要求に応じて、超高田度集積回路（ＶＬＳ
Ｉ）を達成するための研弐開発が進められている。この
ＦＥＴ素子では、素子の微細化を達成し、かつ微細化に
伴なう短チヤネル効果等の障害を除去するため、種々の
技術が知られている。

このようなＦＥＴ素子に関する技術として、文献、”Ｐ
ＲＯＣＥＥＤＩＮＧＳ　ＯＦ　ＴＨＥ　ＩＥＥＥ　ＧＡ
ＬＬＩＵＭ　ＡＲ３ＥＮＩＤＥＬＮＴＥＧＲＡ丁εＤ　
Ｃ４ＲＣυＩＴ　ＳＹＭＰＯＳＩυＭ（プロシーデイン
ゲス　オン　ジ　アイ・イー・イー・イー　ガリウム　
アルセナイト　インチグレーティラドサーキット　シン
ポジウム）”（第１３４〜１３７頁。

１９８３年１０月）に開示されるものが知られている。

この文献では、砒化ガリウム（ＧａＡｓ）％半導体材料
として用いたＧａＡｓＭ　Ｅ　Ｓ　（Ｍｅｔａｌ　Ｓｅ
ｍ１ｃｏｎｄｕｃｔｏｒ）ＦＥＴ素子につき、ゲート電
極の構成材料や当該装置の作製条件等を種々に変えて、
素子の動作特性につき検討したものである。

以下、従来知られでいる半導体素子の製造技術の一例と
して、上述した文献に開示されるＧａＡｓＭＥＳＦＥＴ
素子の製造技術につき図面を参照して説明する。

第３図（Ａ）　〜（Ｄ）は、従来のＧａＡｓ−ＭＥＳＦ
ＥＴ素子の製造工程を説明するため、各工程毎に概略的
な基板断面により示す説明図である。図中、断面を示す
ハツチングは一部省略して示す。尚、以下の説明の理解
を容易とするため、各工程において製造途中の構成成分
を下地として包括的に表現する。

まず始めに、ＧａＡｓから成り半絶縁性を有する基板１
１上の所定の領域に、例えばシ１ノコン（２１１３１）
のようなｎ型不純物をイオン注入してチャネル領域１３
を形成する。然る後、当該領域１３が形成された基板１
１の全面に、例えばタングステン−アルミニウム（Ｗ−
ｆｉ）合金のように、ゲート電極として基板１１との間
にショットキＩｌｌ壁を形成し、かつ耐熱′ｉを有する
金属材料から成るゲート電極形成用金属層１５を約２０
００〜３０００　（λ）程度の所定の膜厚を以って被着
する。

次に、チャネル領域１３の上側に相当する、上述のゲー
ト電極形成用金属層１５の表面に、例えばリフトオフま
たはその他の技術によって、３０００（人）程度の充分
な膜厚でゲートマスク層１７を被着形成し、第３図（Ａ
）に示す状態の下地を得る。

このゲートマスク層１７を構成する材料としでは、前述
の文献にも開示されるように、ゲート電極形成用金属層
１５を構成する金属材料との間で応力を生しることが少
なく、かつ当該金属層１５とゲートマスク層１７との間
で選択的にエツチング処理を行ない得ることが必要とさ
れる。ＫＪ′ｉ５、ゲート電極形成用金属層１５をＷ　
−Ａ９−合金とした場合には、ゲートマスク層１７とし
て、Ａ９がら成る一層構成、Ｔｉ／Ｎｉがら成る二層構
成またはその他設計に応じた構成が採られる。但し、以
下、ゲートマスク層１７を図示するに当り、層数が二層
の場合も含めて、単一の構成成分として示す。

続いて、上述した状態の下地に対し、ゲートマスク層１
７ヲエツチングマスクとして、例えば四弗化炭素と酸素
との混合ガス（ＣＦ４１０２）を用いたドライエツチン
グ処理を行ない、ゲート電極１９を形成する（第３図（
Ｂ））。

このエツチング処理は、ゲートマスク層１７に対してゲ
ート電極形成用金属層１５ヲ構成するＷＡ９合金のみを
選択的にエツチング除去し得る技術により行なわれる。

また、このエツチング処理において、例えばフッ素ラジ
カルを始めとするエツチング作用を示す成分（この明細
書では、以下、単にエツチング粒子と称し、第３図（Ｂ
）中に、ａの符号を付し、かつ破線による一連の矢印を
付しで示す、）の、基板１１に対する入射角が実質的に
Ｏｏとして行なう。ざらに、前述の文献に開示される技
術によれば、ゲート電極の形成に係るエツチング処理は
、基板１１の表面に沿った方向にもエツチングが進行す
る条件に設定する。このような条件下で形成されたゲー
ト電極１９の端部には、サイドエツチング部２１ヲ生じ
る。通常、このサイドエツチング部２１の寸法の制御は
上述した等方性条件のエツチング処理を行なう時間を制
御することによって行なわれており、前述の文献では、
その断面形状から［Ｔ−ゲートプロセス（Ｔ−ｃ＋ａｔ
ｅ　ｐｒｏｃｅｓｓ）Ｊと称される。

次に、第３図（Ｃ）に示すように、上述したゲートマス
ク層１７ヲマスクとして２９Ｓｉ！イオン注入（同図中
、実線による一連の矢印ｂｖ付して示す。）し、ソース
領域２３とドレイン領域２５とがセルファラインで形成
される。

続いて、上述のゲートマスク層１７のみをエツチング除
去して第３図（Ｄ）に示す状態を得る。

この後、図示を省略するが、ソース電極、ドレイン電極
及びその他設計に応じた！！々の構成成分を形成して半
導体素子が完成する。

上述した説明からも理解できるように、サイドエツチン
グ部２１を設けた状態（第３図（Ｂ）参照）で、ゲート
マスク層１７ヲマスクとしてイオン注入（第３図（Ｃ）
９照）することにより、ソース領域２３及びドレイン領
域２５ヲセルフアラインで同時形成する。従って、この
ような製造プロセスにより得られたソース領域２３及び
ドレイン領域２５とが、サイドエツチング部２１の幅と
実質的に同一のオフセット幅β、を以って、ゲート電極
１９とはＭ周して形成（第３図（Ｄ）参照）されること
となる。

上述したオフセット幅β１を以ってゲート電極を配設す
る製造技術によって、半導体素子の微細化によるゲート
長の短縮がもたらす短チヤネル効果を抑制し得るという
利点が有る。

（発明が解決しようとする課題） しかしながら、上述した従来の半導体素子の製造技術で
は、ゲート電極とソース領域との間、またはゲート電極
とドレイン領域との間に、設計に応じて所定の値でオフ
セット幅を設けるに当り、エツチング処理の時間で寸法
制御が行なわれていた。これがため、このオフセット幅
に関する寸法の再現性が低く、半導体素子の特性にばら
つきを生し易いという問題点が有った。

また、このような従来の製造技術において、エツチング
作用を示すエツチング粒子の基板１１に対する入射角が
実質的にＯｏとしてゲート電極を形成する。従って、ソ
ース領域とドレイン領域とに亙つ、かつ基板の法線に沿
ったゲート電極の断面は実質的に長方形として得られる
。これがため、ゲート長の短縮によって、上述したゲー
ト電極の断面積が減少し、当該電極自体の有する抵抗が
増大して、素子の高速動作の妨げに成るという問題点が
有る。

ざらに、上述した従来の製造技術においては、ソース領
域側及びドレイン領域側のオフセット幅形成に係るエツ
チング工程を同一工程としで行なうため、これらオフセ
ット幅を各々の領域側で、各々の機能に応し、異なった
値として形成することが難しいという問題が有った。

この発明の目的は、上述した従来の問題点に鑑み、ゲー
ト電極抵抗の増大を来たすことなく、ゲート長の縮小に
伴なう短チヤネル効果を抑制し得る半導体素子の構造と
、係る素子構造の実現に好適な半導体素子の製造方法と
を提供することに有る。

（課題を達成するための手段） この目的の達成を図るため、この発明の半導体素子によ
れば、 互いに離間するソース領域とドレイン領域との間にチャ
ネル領域を具える基板の上側であって、このチャネル領
域の上側に、上述したソース領域及び上述したドレイン
領域のうちのいずれか一方または双方からオフセット幅
を以ってゲート電極が配設され、前述したソース領域、
ドレイン領域及びチャネル領域を含みかつ前述した基板
の法線を含む面内に採った、前述のゲート電極の断面形
状を逆台形として成る ことを特徴としている。

また、上述した発明の半導体素子において、前述のソー
ス領域側における前述したゲート電極のオフセット幅と
、前述のドレイン領域側における前述したゲート電極の
オフセット幅とを異なる値としで配設することも好適で
ある。

さらに、この発明に係る半導体素子の製造方法によれば
、チャネル領域を形成した基板上にゲート電極形成用金
属層を被着する工程と、上述したチャネル領域の上側に
相当するゲート電極形成用金属層の表面にゲートマスク
層を被着形成する工程と、 異方性ドライエツチング処理により、前述した基板に対
するエツチング粒子の入射角を鋭角に設定してゲート電
極を形成する工程と、 少なくとも、上述のゲート電極をマスクとしてイオン注
入を行ない、ゲート電極との間にオフセット幅を有する
、ソース領域またはドレイン領域を形成する工程と を含むことを特徴としている。

（作用） この発明に係る半導体素子によれば、ゲート電極が逆台
形状の断面構成を有することにより、ゲート長に相当す
る逆台形の下底に比して、上底が長く成る。これがため
、同一のゲート長を実現するに当り、ゲート電極が長方
形状の断面形状を有する従来構成の半導体素子に比して
、断面積を大きく採ることができる。

また、この発明の半導体素子の製造方法の構成によれば
、ゲート電極を形成する際のエツチング処理において、
エツチング粒子の入射角θを設計に応じた所定の鋭角に
設定して行なう。これがため、従来、エツチング処理時
間によって制御されていたオフセット幅を、入射角θに
応じて制御することができる。

（実施例） 以下、図面を参照して、この発明の半導体素子と、その
製造方法との実施例につき説明する。

尚、以下の説明で参照する図面は、この発明を理解し得
る程度に、概略的に示しであるに過ぎず、この発明は、
これら図示例にのみ限定されるものではないことを理解
されたい。また、以下の説明では、この発明に係る半導
体素子の製造方法の実施例に従って、半導体素子の実施
例につき説明する。

第１図（Ａ）〜（Ｅ）は、この発明の方法の実施例を説
明するため、各製造工程毎に概略的な基板断面により示
す説明図である０図中、既に説明した構成成分と同一の
機能を有する構成成分には同一の符号を付して示し、詳
細な説明を省略する。

まず始めに、第３図（Ａ）〜（Ｄ）を参照して説明した
従来技術と同様に、ＧａＡｓから成る半絶縁性の基板１
１上の所定の領域に、シリコン（２９Ｓｉ）をイオン注
入してチャネル領域１３ヲ形成する。然る後、当該領域
１３が形成された基板１！の全面に、前述したＷ−Ａ’
１合金から成るゲート電極形成用金属層１５を、約２０
００〜３０００　（λ）程度の範囲内の所定の膜厚でス
パッタ蒸着により被着する。

次に、チャネル領域１３の上側１こ相当する、上述のゲ
ート電極形成用金属層１５の表面に、例えばリフトオフ
またはその他の技術によって、６０００〜８０００　（
＾）程度の充分な膜厚で、矩形形状を有するゲートマス
ク層２７ヲ被着形成し、第１図（Ａ）に示す状態の下地
を得る。

次に、上述した状態の下地に対し、エツチング作用を示
すエツチング粒子ａ（図中、破線を付した矢印で示す。

）の、基板１１に対する入射角をθ１とし、まず、素子
の設計ｆこ応じ、上述したゲートマスク層２７の、対向
する一組の辺のうちの一辺（図示右側に相当）に沿って
、異方性ドライエツチング処理を行なう（Ｍ１図（Ｂ）
）。

ここで、この実施例で行なった異方性ドライエツチング
処理につき詳細に説明する。

既に説明したように、この発明の半導体素子の構成は、
前述した方向で、ゲート電極の断面を逆台形とすること
を特徴としている。このような構造を実現するに当って
、この発明の製造方法では１回のエツチング処理工程に
より、図示断面で、逆台形のうちの一方の斜辺を形成す
る。このようにして形成される斜辺は、第１図ＣＢ）中
に一点鎖線を付しで示す基板の法線Ｃとの間で、上述の
エツチング処理における入射角θ１に相当する角８％以
って形成される。

このようなエツチング処理を実施し得る処理条件の一例
として、この実施例では、六フッ化硫黄（ＳＦａ）　％
エツチングガスに用い、電子サイクロトロン共０！％（
Ｅｌｅｃｔｒｏｎ　Ｃｙｃｌｏｔｒｏｎ　Ｒｅ５ｏｎａ
ｎｃｅ　：ＥＣＲ）プラズマを利用した異方性ドライエ
ツチング技術により、約１０−’（Ｔｏｒｒ）程度の高
真空条件下で、前述したゲート電極形成用金属層１５を
選択的にエツチング除去してパターンニングを行なった
。

続いて、上述したエツチング粒子の入射角を０２とし、
第１図（Ｂ）を参照しで説明した異方性ドライエツチン
グ処理と同一の条件で、ゲートマスク層２７の、前述し
た一組の辺のうちの他方の辺（図示左側に相当）に沿っ
てエツチング処理を行なう。このエツチング処理によっ
て、図示断面における逆台形の他方の斜辺を形成し、第
１図（Ｃ）に示すゲート電極２９が得られる。

上述した説明からも理解できるように、この実施例の方
法によれば、ゲート電極の形成を２回のエツチング処理
によって行なう。これがため、エツチングマスクとして
作用するゲートマスク層２７の膜厚は、従来に比して大
きな膜厚を以って構成するのが好適である。

次に、従来と同様に、上述のゲートマスク層２７をマス
クとして、一連の矢印すで示す２９Ｓｉ％イオン注入し
、ソース領域３１とドレイン領域３３とをセルファライ
ンで形成し、これら領域３１及び３３とゲート電極２９
とのマスクで、各々、オフセット幅ρ２またはオフセッ
ト幅β３を形成して、第１図（Ｄ）に示す状態が得られ
る。

然る後、上述のゲートマスク層２７のみをエツチング除
去しで、第１図（巳）に示す状態とする。

この後、従来と同様に、ソース電極、ドレイン電極及び
その他設計に応した構成成分（図示せず）を形成して半
導体素子が完成する。

上述した説明からも理解できるように、この発明の方法
によれば、ゲート電極を形成するに当っての入射角θ、
及び入射角θ２を任意好適な値とすることにより、オフ
セット幅β２及びＩ３の＠を制御し、種々の素子構造を
実現することができる。以下、図面を参照し、上述した
方法により実現し得る、この発明の半導体素子に係る実
施例（こつき説明する。

第２図（Ａ）及び（Ｂ）は、実施例に係る半導体素子の
構造の一例を説明するため、第１図（Ｅ）に相当する状
態を拡大して、要部の概略的断面により示す説明図であ
る。尚、断面を示すハツチングは一部省略しである。

まず始めに、第２図（Ａ）を参照して、ソース領域３１
側とドレイン領域３３側との双方に、上述のオフセット
幅１２及びオフセット幅β３を以ってゲート電極を配設
した場合につき、この発明の構造の原理をも含めて説明
する。

この第２図（Ａ）及び前述した説明からも理解できるよ
うに、この発明の構造によれば、ソース領ｖｔ３１、ド
レイン領域３３及びチャネル領Ｖｔ１３を含みかつ基板
１１の法線Ｃを含む面内に採ったゲート電極２９の断面
形状を逆台形として配設する。このような構成において
、上述した逆台形の下底り。

は実質的にゲート長に相当する。また、前述したゲート
マスク層２７の平面における寸法のうち、上述、したソ
ース領域３１とドレイン領域３３とに亙る長ざは、逆台
形の上底に相当するゲート電極２９の幅Ｌ２と実質的に
等しく、さらに、逆台形の高ざｔは、前述したゲート電
極形成用金属層１５の膜厚に相当する。

これらの寸法からも容易に求められるように、逆台形の
断面形状を有するゲート電極の断面積Ｓ１は、 Ｓｔ　＝　（Ｌ＋　ｘｔ）＋ｔｘ　（Ｌ＋１３）ＸＩ／
２で与えられる。

一方、長方形の断面を有する従来構成の半導体素子の構
造で、同一のゲート長り、を実現するためのゲート電極
の断面積を８２とすれば、５２＝Ｌ＋Ｘｔ で与えられる。これら２つの式からも理解できるように
、同一のゲート長り、を実現するに当り、逆台形の断面
形状とすることによって、ｔ×（Ｉ２２＋β３）ＸＩ／
２に相当する面積、即ち、第２図（Ａ）中に斜線による
ハツチングを付し示す２つの三角形の面積弁、断面積を
大きく採ることができる。従って、既に説明したように
、これら２つの三角形の面積に応じて、ゲート電極自体
が有する抵抗の低減を図ることができる。

また、前述したゲート電極形成に係る異方性ドライエツ
チング処理において、上述した各々のオフセット幅１２
及びβ３は、下記の入射角θまたは入射角θ２とゲート
電極形成用金属層の膜厚ｔとにより表わされる関係式に
よって、各々制御することができる。

ｆ２＝ｔａｎθ、ｘｔ ｕ３＝ｔａｎθ２×ｔ このように、この発明の方法によってゲート電極２９の
形成時の異方性ドライエツチング処理における入射角を
設計に応じた角度とすることｌこよつ、オフセット幅β
２とオフセット幅β３とを、各々、所望の値に制御し、
ソース領域３１側のオフセット幅β２とドレイン領域３
３側のオフセット幅β３とが等しい寸法を以って配設さ
れる場合、またはこれらオフセット幅β２とβ３とが異
なる場合であっても、高い再現性により、ｆ！々の形状
の逆台形断面を有するゲート電極を配設することができ
る。

第２図（Ａ）に示す半導体素子の構成例では、ソース領
［３１とドレイン領域３３との双方の側にオフセット幅
を設ける構造の場合につき説明した。しかしながら、こ
の発明の素子構造及び製造方法は、２つの領域の双方に
オフセット＠を配設した場合にのみ限定されるものでは
なく、第２図（Ａ）と同様にして示す第２図（８）から
も理解できるように、例えばソース領域３１側にオフセ
ット幅を設けることなく、ドレイン領域３３側にのみオ
フセット幅β２を有する構成としても良い。このような
構造を形成する場合には、ドレイン領域３３側にのみ、
この発明の方法を適用し、ソース領域３１側のゲート電
極形成に係るエツチング工程では垂直入射（入射角θ２
がＯ”ｌこ相当）として行なえば良い。また、このよう
な逆台形の断面構成であっても、長方形の断面形状を有
する従来構成のゲート電極に比べて、ｉＸρ２ＸＩ／２
で表わされる面積（図中、斜線を付して示す三角形の面
積に相当）分だけ、ゲート電極の抵抗を低減することが
できる。さらに、これと同様に、ソース領域３１側にの
みオフセット幅を設ける構成も可能である。

以上、この発明の実施例につき説明したが、この発明は
、これら実施例にのみ限定されるものではない。

例えば、上述した実施例の第１図（Ｄ）を参照しで説明
したイオン注入工程では、ゲート電極２９上にゲートマ
スク層２７を被着させた状態で行なう場合１ごつき説明
した。しかしながら、この発明の方法はこれに限定され
るものではなく、ゲートマスク層２７を除去した後にイ
オン注入を行なっても、設計に応じたオフセット幅を設
けることが可能である。

また、上述した実施例では、この発明の適用例として、
ＧａＡｓ−ＭＥＳＦＥＴ素子を例示しで説明した。

しかしながら、このような素子にのみ限定して効果を得
るものではなく、シリコンを半導体材料としで利用し、
基板とゲート電極との間に酸化膜を具えたＭＯＳ（Ｍｅ
ｔａｌ　０ｘｉｄｅ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型
のＦＥＴまたはその他の絶縁膜を配設したＭＩＳ（Ｍｅ
ｔａｌＩｎｓｕｌａｔｏｒ　Ｓｅｍ１ｃｏｎｄｕｃｔｏ
ｒ）型のＦＥＴであっても、同様な効果を期待し得る。

これら材料、形状、数値的条件、配百間係及びその他、
上述の特定条件は、この発明の目的の範囲内で設計に応
じ、任意好適な変更及び変形を行ない得ること明らかで
ある。

（発明の効果） 上述した説明からも明らかなように、この発明に係る半
導体素子によれば、ゲート電極が逆台形状の断面構成を
有することにより、ゲート長に相当する逆台形の下底よ
りも上底が長く成る。

これがため、ゲート電極が長方形状の断面形状を有する
従来構成の半導体素子に比して、同一のゲート長を実現
する場合に、電極の断面積を大きく採ることができる。

従って、微細なゲート電極の電気抵抗を低減し、高速動
作が可能な半導体素子を提供することができる。

また、この発明に係る半導体素子の製造方法によれば、
エツチング粒子の入射角θを設計に応じた所定の鋭角に
設定してゲート電極を形成する。

これがため、従来、短チヤネル効果を低減する目的で、
エツチング処理時間によって制御されていたオフセット
幅が、入射角θに応じ、所望の値としで高い再現性で配
設し得る。

従って、この発明の構造及び製造方法によって、微細な
ゲート電極の抵抗増大を低減し、かつ短チヤネル効果の
低減を図り得る優れた特性の半導体素子を提供すること
ができる。

【図面の簡単な説明】

第１図（Ａ）〜（Ｅ）は、この発明の方法に係る実施例
を説明するため、各製造工程毎に概略的な基板断面によ
り示す説明図、 第２図（Ａ）及び（Ｂ）は、この発明の詳細な説明する
ため、概略的な基板断面により示す説明図、 第３図（Ａ）〜（Ｄ）は、従来技術を説明するため、概
略的な基板断面により示す説明図である。 １１・・・・基板、１３・・・・チャネル領域１５・・
・・ゲート電極形成用全屈層 １７．２７・・・・・ゲートマスク層 １９．２９・・・・・ゲート電極 ２１・・・・サイドエツチング部 ２３．３１・・・・・ソース領域、２５．３３・・・・
・ドレイン領域θ３．θ２・・・・・入射角 ａ・・・・エツチング作用を示すエツチング粒子ｂ・・
・・不純物イオン ｐｌ、β２，１３・・・・オフセット幅。 特許出願人　　　　沖電気工業株式会社１１・基板　　
　　１３：チャネル領域５：ゲート電極形成用金属層 ２７、ゲートマスク層 ２９　　ゲート電極 ０２　入射角 ａ：工・ンチング粒子 Ｃ基板の法線 θ、・入射角 実施例の説明図 第１図 ｆｌｔ、Ｉ１３　：オフセット幅 実施例の説明図 第１図 実施例の説明図 第１ 図 従来技術の説明図 第３図 （Ｃ） 実施例の説明図 第２図 す 従来技術の説明図 第３図

Claims (3)

【特許請求の範囲】
1. （１）互いに離間するソース領域とドレイン領域との間
   にチャネル領域を具える基板の、該チャネル領域の上側
   に、前記ソース領域及び前記ドレイン領域のうちのいず
   れか一方または双方からオフセット幅を以ってゲート電
   極が配設され、前記ソース領域、前記ドレイン領域及び
   前記チャネル領域を含みかつ前記基板の法線を含む面内
   に採った、前記ゲート電極の断面形状を逆台形として成
   る ことを特徴とする半導体素子。
2. （２）前記請求項１に記載の半導体素子において、前記
   ソース領域側における前記ゲート電極を形成のオフセッ
   ト幅と、前記ドレイン領域側における前記ゲート電極の
   オフセット幅とが異なる値を有することを特徴とする半
   導体素子。
3. （３）チャネル領域を形成した基板上にゲート電極形成
   用金属層を被着する工程と、 前記チャネル領域の上側に相当するゲート電極形成用金
   属層の表面にゲートマスク層を被着形成する工程と、 異方性ドライエッチング処理により、前記基板に対する
   エッチング粒子の入射角を鋭角に設定してゲート電極を
   形成する工程と、 少なくとも、前記ゲート電極をマスクとしてイオン注入
   を行ない、該ゲート電極との間にオフセット幅を有する
   、ソース領域またはドレイン領域を同時形成する工程と を含むことを特徴とする半導体素子の製造方法。